實(shí)驗(yàn)18:秒表計(jì)數(shù)器
實(shí)驗(yàn)?zāi)康?/h2>實(shí)驗(yàn)任務(wù)
設(shè)計(jì)簡(jiǎn)單秒表(60進(jìn)制),并要求帶啟動(dòng)、復(fù)位、暫停功能。
本文引用地址:http://www.ex-cimer.com/article/202310/451446.htm實(shí)驗(yàn)原理
如下所示,秒表(60進(jìn)制)即顯示從00到59循環(huán)跳轉(zhuǎn)計(jì)數(shù)。并且通過開關(guān)設(shè)置,達(dá)到復(fù)位至00,任意時(shí)刻暫停和啟動(dòng)的功能。我們通過將開發(fā)板的12M晶振分頻(參考分頻程序)出1Hz的計(jì)時(shí)頻率,實(shí)現(xiàn)秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號(hào)計(jì)時(shí)。通過開發(fā)板上的按鍵開關(guān)置零,實(shí)現(xiàn)復(fù)位功能。通過撥碼開關(guān)置1或0,實(shí)現(xiàn)暫停和啟動(dòng)的功能。
Verilog HDL建模描述
秒表計(jì)數(shù)器程序清單counter60.v
module counter60
(input wire clk,rst, //時(shí)鐘和復(fù)位輸入
input wire key, //啟動(dòng)暫停按鍵
output wire [8:0] segment_led_1,segment_led_2 //數(shù)碼管輸出
);
wire clk1h; //1秒時(shí)鐘
reg [7:0] cnt; //計(jì)時(shí)計(jì)數(shù)器
reg flag; //啟動(dòng)暫停標(biāo)志
divide # //例化分頻器產(chǎn)生1秒時(shí)鐘信號(hào)
(
.WIDTH(24),
.N(12_000_000)
) u1
(
.clk(clk),
.rst_n(rst),
.clkout(clk1h)
);
always @(posedge clk) //產(chǎn)生標(biāo)志信號(hào)
if(!rst)
flag = 1'b0;
else if(!key)
flag = ~flag;
else
flag = flag;always @(posedge clk1h ) //產(chǎn)生60進(jìn)制計(jì)數(shù)器
begin //數(shù)碼管顯示要按照十進(jìn)制的方式顯示
if(!rst)
cnt <= 8'h00; //復(fù)位初值顯示00
else if(flag)
begin
if(cnt[3:0] == 4'd9) //個(gè)位滿九?
begin
cnt[3:0] <= 4'd0; //個(gè)位清零
if(cnt[7:4] == 4'd5 ) //十位滿五?
cnt[7:4] <= 4'd0; //個(gè)位清零
else
cnt[7:4] <= cnt[7:4] + 1'b1; //十位加一
end
else cnt[3:0] <= cnt[3:0] + 1'b1; //個(gè)位加一
end
else
cnt <= cnt;
end
segment u2
(
.seg_data_1 (cnt[7:4]), //seg_data input
.seg_data_2 (cnt[3:0]), //seg_data input
.segment_led_1 (segment_led_1), //MSB~LSB = SEG,DP,G,F,E,D,C,B,A
.segment_led_2 (segment_led_2) //MSB~LSB = SEG,DP,G,F,E,D,C,B,A
);
endmodule
其中例化的模塊還包括分頻模塊程序divide.v和數(shù)碼管segment.v
實(shí)驗(yàn)步驟
開發(fā)板上的兩個(gè)顯示數(shù)碼管從00至59循環(huán)累加。當(dāng)按鍵開關(guān)L14按下時(shí),計(jì)數(shù)器復(fù)位。在計(jì)數(shù)過程中,按一次M13計(jì)數(shù)暫停,再按一次M13正常計(jì)數(shù)。我們可以通過暫停清零啟動(dòng)的過程達(dá)到秒表計(jì)數(shù)功能。
設(shè)計(jì)簡(jiǎn)單秒表(60進(jìn)制),并要求帶啟動(dòng)、復(fù)位、暫停功能。
本文引用地址:http://www.ex-cimer.com/article/202310/451446.htm如下所示,秒表(60進(jìn)制)即顯示從00到59循環(huán)跳轉(zhuǎn)計(jì)數(shù)。并且通過開關(guān)設(shè)置,達(dá)到復(fù)位至00,任意時(shí)刻暫停和啟動(dòng)的功能。我們通過將開發(fā)板的12M晶振分頻(參考分頻程序)出1Hz的計(jì)時(shí)頻率,實(shí)現(xiàn)秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號(hào)計(jì)時(shí)。通過開發(fā)板上的按鍵開關(guān)置零,實(shí)現(xiàn)復(fù)位功能。通過撥碼開關(guān)置1或0,實(shí)現(xiàn)暫停和啟動(dòng)的功能。
秒表計(jì)數(shù)器程序清單counter60.v
module counter60 (input wire clk,rst, //時(shí)鐘和復(fù)位輸入 input wire key, //啟動(dòng)暫停按鍵 output wire [8:0] segment_led_1,segment_led_2 //數(shù)碼管輸出 ); wire clk1h; //1秒時(shí)鐘 reg [7:0] cnt; //計(jì)時(shí)計(jì)數(shù)器 reg flag; //啟動(dòng)暫停標(biāo)志 divide # //例化分頻器產(chǎn)生1秒時(shí)鐘信號(hào) ( .WIDTH(24), .N(12_000_000) ) u1 ( .clk(clk), .rst_n(rst), .clkout(clk1h) ); always @(posedge clk) //產(chǎn)生標(biāo)志信號(hào) if(!rst) flag = 1'b0; else if(!key) flag = ~flag; else flag = flag;always @(posedge clk1h ) //產(chǎn)生60進(jìn)制計(jì)數(shù)器 begin //數(shù)碼管顯示要按照十進(jìn)制的方式顯示 if(!rst) cnt <= 8'h00; //復(fù)位初值顯示00 else if(flag) begin if(cnt[3:0] == 4'd9) //個(gè)位滿九? begin cnt[3:0] <= 4'd0; //個(gè)位清零 if(cnt[7:4] == 4'd5 ) //十位滿五? cnt[7:4] <= 4'd0; //個(gè)位清零 else cnt[7:4] <= cnt[7:4] + 1'b1; //十位加一 end else cnt[3:0] <= cnt[3:0] + 1'b1; //個(gè)位加一 end else cnt <= cnt; end segment u2 ( .seg_data_1 (cnt[7:4]), //seg_data input .seg_data_2 (cnt[3:0]), //seg_data input .segment_led_1 (segment_led_1), //MSB~LSB = SEG,DP,G,F,E,D,C,B,A .segment_led_2 (segment_led_2) //MSB~LSB = SEG,DP,G,F,E,D,C,B,A ); endmodule
其中例化的模塊還包括分頻模塊程序divide.v和數(shù)碼管segment.v
開發(fā)板上的兩個(gè)顯示數(shù)碼管從00至59循環(huán)累加。當(dāng)按鍵開關(guān)L14按下時(shí),計(jì)數(shù)器復(fù)位。在計(jì)數(shù)過程中,按一次M13計(jì)數(shù)暫停,再按一次M13正常計(jì)數(shù)。我們可以通過暫停清零啟動(dòng)的過程達(dá)到秒表計(jì)數(shù)功能。
評(píng)論