為什么仍然沒有商用3D-IC？

三維芯片正吸引著越來越多的關注和投資，但到目前為止還沒有商業化的 三維 芯片。有一些根本性的問題必須克服，需要開發新的工具。

相比之下，半導體行業正變得相當適應 2.5D 集成，其中單個管芯被組裝在用于互連它們的某種襯底上。許多新技術正在開發中，這些技術來自多個方向。EDA 公司正在創建工具和流程，以幫助自動化和優化這些流程的各個方面，并需要額外的驗證工具來處理發現的新物理效應。慢慢地，隨著問題的解決，成本會下降，更多的人會采用它。

但這只是《超越摩爾》的第一步。該行業不再僅僅關注提高集成度。它現在正在解決涉及封裝內分解的機會。為了以與摩爾定律類似的速度提供長期收益，芯片必須垂直發展。異構 3D-IC 才是真正的目標，而 2.5D 則是一種帶有輔助輪的學習技術。

沒有首先嘗試全 3D 是有充分理由的。Cadence 定制 IC 和 PCB 部門產品管理組總監 John Park 表示：「最重要的三個問題是散熱、散熱、還是散熱。我們可以整天堆疊這些東西，你會看到 L3 和 L4 緩存在邏輯上堆疊的示例。這是可能的，因為緩存不會產生大量熱量。我們還看到了他們采用完整晶圓并將其堆疊的示例，但這些需要特殊的液冷封裝。對于合適的環境類型，我們已經看到了多層堆疊，但功率成為挑戰。功率與熱量密切相關。當你開始建造這個煙囪時，你如何消散所產生的所有熱量？」

更糟糕的是，至少在今天，目標市場是數據中心的生成式人工智能。Alphawave Semi 企業營銷高級副總裁 Sudhir Mallya 表示：「特別是當我們關注數據中心基礎設施領域時，這些過程消耗的電力非常大。將處理器與其他小芯片堆疊是一個尚未解決的技術問題。這就是為什么我們仍然看到很多 2.5D。對于高帶寬存儲器 (HBM) 堆棧，所有存儲器的大小和功率都相同。因此，從熱管理和可靠性的角度來看，與 3D-IC 相比，這個問題更容易解決，因為 3D-IC 具有不同尺寸的小芯片和不同的功率系數?！?/span>

Synopsys 產品線管理高級總監 Shekhar Kapoor 指出了 3D 堆疊面臨的其他挑戰?！副M管 3D 很復雜，但它代表著未來，生態系統必須不斷發展才能實現它。有兩個關鍵因素可以進一步簡化復雜性：共同語言和明確的規則。2.5D 或 3D 設計組件的普遍接受的術語為程序帶來了統一性，并使與多個合作伙伴構建系統變得更加容易?！?/span>

邏輯內存一直是 3D 開發和 2.5D 集成的典范。Ansys 產品營銷總監 Marc Swinnen 表示：「HBM 是放置在控制器頂部的 DRAM 堆棧，并通過 2.5D 中介層連接到處理系統。HPC 架構的功耗和性能通常取決于將數據傳入和傳出內存所需的時間和能量。通常情況下，這些性能因素會隨著內存的物理位置更靠近計算單元而提高。HBM 將內存置于封裝內，但它可以距離處理器更近。更近的內存通常意味著更?。ǜ俚娜萘浚┖透嘿F。通過 3D，您可以將大容量存儲芯片放置在邏輯芯片之上，并通過 z 軸上數千個非常短的微凸塊將它們連接起來。這似乎是一個非常有吸引力的解決方案，設計團隊正在探索這一方案?！?/span>

邏輯上的內存很可能是《超越摩爾》的第二步，但第三步及以后的步驟是從邏輯上的邏輯開始的?！刚嬲?3D 是指將其轉化為布局布線問題，」Siemens Digital Industries Software 高級封裝解決方案總監 Tony Mastroianni 說道?！覆捎么笮途W表，讓該工具完成每個小芯片的所有規劃和實施?！?/span>

圖 1：3D-IC 概念。來源：西門子 EDA

「邏輯上的內存相對簡單；將邏輯堆疊在邏輯上需要系統級的 3D 感知才能實現優化，」Synopsys 的 Kapoor 說道?！笍南到y層面開始，將設計劃分為不同的層數，并綜合技術工藝節點和材料，帶來了新的挑戰，同時也帶來了巨大的性能和功率增益機會?！?/span>

HBM 一直是一個學習的過程「即使該產品經過多次迭代，制造成本仍然非常高，」Fraunhofer IIS/EAS 高效電子部門負責人 Andy Heinig 說道?！笍脑O計角度來看，HBM 不太復雜，因為 TSV 的放置非常均勻，而且位置也非常清晰。在真實的 3D 系統中，必須優化每個 TSV 的位置。與 z 方向（即 TSV 的方向）相比，芯片內的布線資源非常多。這種資源不平衡需要分區策略，但目前尚不可用，因為它依賴于系統架構。只有優化的系統架構才能通過工具以正確的方式進行分區。另一方面，該領域尚無標準。這意味著真正的 3D 系統的所有部分都必須由一個團隊來設計，這意味著從 NRE 成本來看，只有體積大的系統才能被設計?！?/span>

這將優化提升為非常復雜的系統級問題?！溉绻趦灮杀驹趺崔k？模具尺寸變得可變，」西門子的 Mastroianni 說道?！副M管您可以構建光罩尺寸的芯片并將其堆疊起來，但如果您要優化成本設計，您可能需要使用更小的芯片。那么你如何決定它有多大，以及如何劃分該邏輯？」

平面規劃需要更上一層樓?！肝覀冋幱谠缙陔A段，可以讓您自動優化熱點位置，」Park 說?！高@些是測試設計，人們正在研究下一代邏輯對邏輯堆棧。我們正在開發的工具正在查看每個工具的熱圖，并開始對此進行優化。我們不能讓這些重疊的熱堆形成『煙囪』。因此，我們可以將熱點放置在西北角的底部芯片上，將另一個芯片放置在東南角，然后將它們四處移動?！?/span>

熱是功率的直接結果，而功率是活動的結果?！鸽娐分嗅尫诺臒崮芎艽蟪潭壬先Q于短期和長期活動曲線，」Ansys 的 Swinnen 說道?！咐?，短時間的高強度計算活動可能不會使溫度升高到足以引起關注的程度。但是，如果這種脈沖每隔幾毫秒重復一次，那么整個溫度就會像鋸齒一樣越來越高，直到它在許多次循環后失效。通常，邏輯模擬的活動集太短，無法滿足控制熱傳導的較長時間常數的需求。這是一個難題，而且通常存在許多具有不同活動模式的使用場景，這一事實使情況變得更加復雜?！?/span>

圖 2：多芯片 3D-IC 中的熱分析。來源：Ansys

可能需要新的抽象方式?！肝覀冋谟懻摰姆椒ㄖ皇穷A測建模，」西門子的 Mastroianni 說?！溉绻M行詳細分析，則需要很長時間。您想預先做出這些決定。如果您有運行速度更快、足夠接近的簡單模型，那么您可以在開始確定架構之前開始迭代并做出許多早期決策。這不屬于布局布線工具的范圍。我們甚至正在研究諸如熱應力和機械應力預布局之類的事情，只是進行功率估計，因此我們正在預先進行設計。只要我們將整體功率保持在臨界水平下，布局布線工具就不必嘗試解決這部分問題，你預先約束了它?！?/span>

Park 同意?！改悴荒艿鹊讲季植季€完成后才將它們全部粘在一起才發現它會燒毀。熱工具已進入規劃階段?；蛘呶覀兛梢砸阅撤N方式安排時間。在設計中，當 3D 堆棧附近發生其他情況時，我們可以關閉部分芯片。我們有熱傳感器。我們會發展到你可以盲目地做這一切的地步嗎？不，但我認為我們已經接近這樣的階段：使用這些工具，再加上具有專業知識的人員，我們可以開始擴大規模，以查看設計中的四到五個芯片?！?/span>

有一些巨大的挑戰?！父淖兊牟粌H僅是問題的規模，還有問題的性質，」Swinnen 說?！柑魬鹪谟谖覀冇幸粋€芯片團隊、一個封裝團隊、一個系統團隊，他們處理不同的規模、不同的工具、不同的語言、不同的格式。它們都與 3D-IC 碰撞在一起。他們面臨著多尺度的問題，而工具還沒有準備好。從晶體管的器件級到系統級有幾個數量級?！?/span>

那么為什么要大力發展 3D-IC 呢？

「我們從分立封裝轉向 2.5D，通過中介層傳輸信號，從而實現了巨大飛躍，」Alphawave Semi 的 Mallya 說道?！高@顯著降低了阻抗和電阻。但即便如此，UCIe 和芯片到芯片之類的東西也會帶來信號完整性挑戰，并限制您從這些東西中獲得的速度以及可以組合在一起的并行塊的數量。有了 3D，帶寬將變得巨大，并且您可以擺脫中介層?！?/span>

封裝和壓力

3D 系統到底是什么樣子仍然不確定。

「如果你看看像英特爾 EMIB 這樣的技術，他們會在一個小型嵌入式橋上進行芯片間連接，」Park 說?！溉缓笏麄冊趯訅喊迳蠈ν饨邕M行模具處理。您必須考慮使用微凸塊進行芯片間連接，并在其他區域使用 C4 凸塊。他們正在尋求更牢固地連接并擁有更可靠的產品。這就是為什么您經?？吹蕉鄬臃庋b，因為如果我們設計一個芯片并且采用 C4 倒裝芯片間距，那么我們就有很大的靈活性。我們可以在標準包上做到這一點。我們可以在硅中介層上做到這一點。但如果我們設計一個小芯片并將其置于 45 微米間距，就會限制我們封裝方式的靈活性。我們必須采用某種硅橋或硅中介層。在早期規劃階段，當您確定芯片間接口時，無論哪種方式都可以工作。您可以獲得適用于 130 微米間距標準封裝的 PHY，也可以獲得適用于 45 微米間距高級封裝的 PHY?！?/span>

這將可靠性和散熱問題聯系在一起?！笩崃繉τ诋a品的可靠性和壽命來說是非常糟糕的，」Swinnen 說?！覆粌H材料在高溫下降解速度更快，而且熱循環（以及 3D-IC 組裝堆棧中的差異熱膨脹）會導致機械應力和翹曲。這些被認為是導致該領域電子系統的兩大殺手——熱故障和電氣連接故障。在 10 微米間距上擁有數十萬個微凸塊對于系統密度來說非常好，但這些都是非常脆弱的連接，無法承受剪切應力或承載大量電流。對于復雜的 3D 芯片堆棧來說，系統可靠性是一個嚴重的問題。2.5 集成的優點是將機械相互作用限制在芯片與中介層之間。3D 堆棧具有更加復雜的相互依賴性?！?/span>

但對于 3D 堆疊來說，情況會變得更糟嗎？「對于 2.5D 來說，這實際上更具挑戰性，因為如果你有一個大型硅中介層位于大型基板之上，那么它們就會很大，并且具有不同的熱膨脹系數，」Mastroianni 說?！高@就是為什么會出現翹曲問題。如果它是單個芯片，甚至是堆疊芯片，則受到掩模版尺寸的限制，因此您永遠不會擁有比掩模版更大的芯片。你沒有那些極端的東西。而且都是硅，具有相同的熱系數?，F在仍然存在熱膨脹，并且整個切片將具有不同的溫度，因此您必須進行分析?！?/span>

對于異構堆疊來說情況可能會變得更糟?！溉绻@些都是 CMOS 設計，堆疊的好處是我們確實有很好的 CTE 匹配，」Park 說?！府斈銓⑿酒N在中介層、封裝上時，我們沒有很好的干凈的 CTE 匹配。盡管我們在構建堆疊時會采用更密集、更緊密的引腳密度，但我們在這些器件之間具有更好的 CTE 匹配。但如果你開始混合材料的技術，CTE 可能也不匹配，這會增加額外的問題。如果我們只是混合節點，我認為這不會是一個很大的技術挑戰?！?/span>

這一切都與巨大的優化空間有關?！柑幚砺N曲類型問題的一種方法是使用連接結構，」Mastroianni 說?！改憧梢钥刂颇愕囊舾?、間距，并且你希望界面上有漂亮的統一的東西。大間隙可能會導致物體變形，但這可以通過如何設計凹凸結構來機械地解決?！?/span>

其中一些問題是無法避免的。是德科技業務開發、營銷和技術專家 Chris Mueth 表示：「如今，光子學在很大程度上是點工具的集合，這意味著其中大部分工具往往需要手動操作?！埂杆鼈兘：湍M的結構非?；谖锢?，因此與它們集成的許多東西都不同。要使其在電子光學系統中發揮作用，需要電氣工程師與光學工程師合作。它們必須整合起來，這些問題必須得到解決和充分理解。這并不容易，您可能會看到該領域需要做很多工作來打破這些孤島。在我們考慮將其集成到系統級平面規劃和優化工具之前，這必須發生?！?/span>

額外的需求帶來了新的挑戰?！窪ARPA 三維異構集成計劃的目標之一是集成不同的技術，」Mastroianni 說?！敢粋€應用程序將 6G 類型的速度、100 GHz 置于邏輯之上。你不能將其視為一個單獨的骰子。它們之間會產生電磁耦合，因此無法單獨分析它們。您必須分析復合模具才能進行該分析。這需要一套不同的工具。電磁耦合將更具挑戰性?！?/span>

熱量提取

該行業直到最近才開發出可以有效分析熱量的工具?！赣性谛酒壒ぷ鞯臒岱治龉ぞ?，因此我們可以進行分析，」Mastroianni 說?！傅?，它們的速度不夠快，無法放入布局布線程序的循環中。因此，如何減輕這種影響將是一個挑戰。它非常依賴于環境，而且熱度正在上升，因此你不能只出售將與其他東西堆疊起來的獨立晶圓，因為它們都必須一起發揮作用?！?/span>

標準封裝可以消除的熱量是有限的?！溉绻粚?3D 堆棧分散開來為冷卻液騰出空間，就很難冷卻 3D 堆棧，」Swinnen 說道?！傅@降低了裝配的好處。解決方案是采用昂貴的冷卻方案，包括液體冷卻，并在芯片上嵌入熱傳感器，如果時鐘頻率變得太熱，則可以降低時鐘頻率。較慢的時鐘意味著性能特征的降低。因此，大量使用芯片會導致其速度減慢，以防止熱失控?？傮w而言，電源管理是實現 3D 電路密度的第一限制因素?！?/span>

其他人也同意?！高@是 DARPA 的一個難題，」Mastroianni 承認?！笩崃靠赡苁亲詣踊凸ぞ呙媾R的最大挑戰。DARPA 明白這是一個巨大的挑戰，因此將投入大量資金和研究來解決這個問題?！?/span>