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          臺(tái)積電 3nm 工藝步入正軌,2024 下半年將如期投產(chǎn) N3P 節(jié)點(diǎn)

          作者: 時(shí)間:2024-05-17 來源:IT之家 收藏

          IT之家 5 月 17 日消息,近日舉辦技術(shù)研討會(huì),表示其 工藝節(jié)點(diǎn)已步入正軌, 節(jié)點(diǎn)將于 2024 年下半年投入量產(chǎn)。

          本文引用地址:http://www.ex-cimer.com/article/202405/458862.htm

          基于 N3E 工藝節(jié)點(diǎn),進(jìn)一步提高能效和晶體管密度。表示 N3E 節(jié)點(diǎn)良率進(jìn)一步提高,已經(jīng)媲美成熟的 5nm 工藝。

          IT之家查詢相關(guān)報(bào)道,高管表示 工藝目前已經(jīng)完成質(zhì)量驗(yàn)證,其良品率可以接近于 N3E。作為一種光學(xué)微縮工藝,N3P 在 IP 模塊、設(shè)計(jì)規(guī)則、EDA 工具和方法方面兼容 N3E,因此臺(tái)積電表示整個(gè)過渡過程非常順利。

          N3P 的關(guān)鍵優(yōu)勢(shì)在于其帶來的增強(qiáng)規(guī)格。與 N3E 相比,芯片設(shè)計(jì)人員可以期待在相同功耗下性能提升約 4%,或在匹配時(shí)鐘下功耗降低約 9%。對(duì)于由邏輯、SRAM 和模擬元件組成的典型芯片設(shè)計(jì),晶體管密度也提高了 4%。




          關(guān)鍵詞: 臺(tái)積電 3nm N3P

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