【DigiKey探索之旅】分享我的PCB布局布線建議
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做一個好的電源產品，不僅要有的好的方案，好的參數(shù)，還要有好的Layout。這里將分享一下工作后Layout設計的一些經驗，不同公司 Guide可能不一樣，但是基本原則大同小異。互相交流分享也會對工程師各自完善補充這些經驗有幫助。
本文引用地址：http://www.ex-cimer.com/article/202406/459761.htm
| 布局檢查 | |||
|---|---|---|---|
| 1 | 電源層數(shù)和厚度評估，當前層數(shù)是否夠用； | ||
| 2 | 電流檢測電阻要統(tǒng)一放在TOP層； | ||
| 3 | 注意整個熱插拔電路的布局，遵從主板電流流向設計； | ||
| 4 | 控制器擺放位置要遠離噪聲源，比如MOSFET、電感； | ||
| 5 | 輸入電容的濾波半徑是否能cover到每個phase； | ||
| 6 | 電源距離負載是否為最短路徑，例如電源與CPU Memory相對位置； | ||
| 7 | 超級電容和RTC電池位置； | ||
| 8 | I2C調試接口位置；測試便利性檢查； | ||
| 9 | 空間結構的干涉檢查； | ||
| 10 | 關鍵器件（如gate電阻）不要放在BOT層；非關鍵器件如去耦電容； | ||
| POL電路 | |||
| — | — | — | — |
| 1 | 認真閱讀各方案芯片Datasheet，遵從Layout Guide； | ||
| 2 | 輸入輸出路徑寬度和過孔數(shù)量，12V_FET過孔夠用即可； | ||
| 3 | GND pad盡量鋪開，有助于散熱，過孔數(shù)量與輸出電流相當； | ||
| 4 | 輸入電感到芯片管腳路徑Pvin電容位置，環(huán)路最小； | ||
| 5 | 去耦電容靠近IC管腳； | ||
| 6 | 輸入輸出DIP水桶電容連接GND層的層數(shù)，top層就近連接； | ||
| 7 | Phase面積優(yōu)化，與電感相對，路徑短而寬，不要打孔； | ||
| 8 | Boot阻容放TOP層，環(huán)路寬度與環(huán)路最小，不打過孔； | ||
| 9 | Snubber路徑，加粗到20以上； | ||
| 10 | RC補償、反饋補償環(huán)路元件位置及走線完整性； | ||
| 11 | 分壓電阻位置及走線完整性； | ||
| 12 | 電源附近，噪聲源對其他高速信號的影響； | ||
| 13 | 信號完整性檢查； | ||
| 14 | 負載端的濾波電容及shape檢查； | ||
| 15 | USB fuse過孔遠離信號，考慮過流發(fā)生的影響； | ||
| 16 | RTC、超級電容路徑及走線完整性； | ||
| 17 | LDO方案考慮元件損耗，并注意散熱設計，鋪銅盡量展開； | ||
| 18 | boot、snubber、DCR、Vo不要共用連接； | ||
| 信號完整性 | |||
| — | — | — | — |
| 1 | EN、PG走線完整性； | ||
| 2 | Isense、Vsense、Tsense、Refin等反饋走線過孔連接的層數(shù)及信號完整性； | ||
| 3 | Vin、Vout sense點位置；Vsense選在陶瓷電容或處理器pin,不要在輸出電感上； | ||
| 4 | SVID/I2C/SVI2/Alert等信號遠端上拉及走線完整性； | ||
| 5 | PWM走線避開BOOT和PHASE節(jié)點，避免受到噪聲干擾，相互之間間距>20mil； | ||
| 6 | 分立方案phase、highgate、lowgate順序及類差分走線要求； | ||
| 7 | Address電阻及走線遠離高noise； | ||
| 8 | 無GND層隔離的層間信號完整性檢查； | ||
| 9 | 去偶電容應盡可能放在預期的使用位置。 | ||
| VR Controller | |||
| — | — | — | — |
| 1 | 控制器放在安靜區(qū)，遠離噪聲源，比如MOSFET、電感； | ||
| 2 | 控制器具有單獨AGND的要在整個控制器thermalPAD下鋪銅連接，同時遠離噪聲源； | ||
| 3 | 對于DFN、MLFP封裝控制器，不要在thermalPAD的角落處打孔，以避免短路連接； | ||
| 4 | 外圍器件布局最好使用最短的走線，最少的過孔連接； | ||
| 5 | VCC和VDD的濾波電容同層就近擺放，使得環(huán)路最小，線寬>20mil； | ||
| 6 | VSENSE走差分線10-10-10mil，耦合電容放置在近IC端； | ||
| 7 | 近端Vsense采樣在輸出MLCC兩端，遠端Vsense在CPU Cavity 管腳處，避開噪聲源； | ||
| 8 | 信號完整性檢查； | ||
| VR DRMOS | |||
| — | — | — | — |
| 1 | Input端電感、電容和DRMOS擺放位置是否合理，通流路徑、過孔數(shù)量是否滿足； | ||
| 2 | GND PAD大小，過孔數(shù)量與輸出電流相當； | ||
| 3 | 12V_FET鋪銅要短，過孔夠用即可；FET電容盡量同層靠近，F(xiàn)ET與GND環(huán)路盡量短； | ||
| 4 | 12V上會耦合MOS開關產生的噪聲，其他信號走線要遠離12V鋪銅和過孔20mil以上； | ||
| 5 | 盡可能多的應用TOP和BOT層的鋪銅空間，最大程度兼顧通流能力和散熱； | ||
| 6 | VCC和VDRV需要用RC電路來濾波隔離，且靠近管腳處放置0.1uF電容一顆； | ||
| 7 | BOOT阻容放TOP層，環(huán)路寬度與環(huán)路最小，不打過孔； | ||
| 8 | 2x22uF/0805/PHASE，每個PHASE輸出端放置2顆22uF0805電容； | ||
| 9 | Phase網(wǎng)絡與電感之間僅需TOP層鋪銅連接即可，不要打孔； | ||
| 10 | 環(huán)Phase網(wǎng)絡處增加GND鋪銅，內層12V與VCCIN之間增加GND鋪銅； | ||
| 11 | DCR Sense，RC匹配網(wǎng)絡擺放在電感BOT層，開爾文連接，差分走線，8-10mil； | ||
| 12 | 防止一些過高的MLCC出現(xiàn)在TOP層Drmos之間，阻礙安裝散熱片； | ||
| 13 | VREFIN和IMON走差分線，8-10MIL即可，避開所有噪聲干擾點； | ||
| 14 | 信號完整性檢查； | ||
| 15 | CPU、DIMM下方耦合電容最小寄生路徑； | ||
| 16 | 若PVTT為LDO方案，要盡可能增加鋪銅，減少壓降； | ||
| 17 | Intel CPU供電Vcore與VSA、VDDQ鋪銅疊層盡可能不要Overlap，AMD CPU供電VDDR與SOC、VDDIO鋪銅疊層盡可能不要Overlap，相鄰疊層禁止Overlap； | ||
| 18 | 輸出路徑及負載端電容檢查； |
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