【DigiKey探索之旅】分享我的PCB布局布線(xiàn)建議
做一個(gè)好的電源產(chǎn)品,不僅要有的好的方案,好的參數(shù),還要有好的Layout。這里將分享一下工作后Layout設(shè)計(jì)的一些經(jīng)驗(yàn),不同公司 Guide可能不一樣,但是基本原則大同小異?;ハ嘟涣鞣窒硪矔?huì)對(duì)工程師各自完善補(bǔ)充這些經(jīng)驗(yàn)有幫助。
本文引用地址:http://www.ex-cimer.com/article/202406/459761.htm布局檢查 | |||
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1 | 電源層數(shù)和厚度評(píng)估,當(dāng)前層數(shù)是否夠用; | ||
2 | 電流檢測(cè)電阻要統(tǒng)一放在TOP層; | ||
3 | 注意整個(gè)熱插拔電路的布局,遵從主板電流流向設(shè)計(jì); | ||
4 | 控制器擺放位置要遠(yuǎn)離噪聲源,比如MOSFET、電感; | ||
5 | 輸入電容的濾波半徑是否能cover到每個(gè)phase; | ||
6 | 電源距離負(fù)載是否為最短路徑,例如電源與CPU Memory相對(duì)位置; | ||
7 | 超級(jí)電容和RTC電池位置; | ||
8 | I2C調(diào)試接口位置;測(cè)試便利性檢查; | ||
9 | 空間結(jié)構(gòu)的干涉檢查; | ||
10 | 關(guān)鍵器件(如gate電阻)不要放在BOT層;非關(guān)鍵器件如去耦電容; | ||
POL電路 | |||
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1 | 認(rèn)真閱讀各方案芯片Datasheet,遵從Layout Guide; | ||
2 | 輸入輸出路徑寬度和過(guò)孔數(shù)量,12V_FET過(guò)孔夠用即可; | ||
3 | GND pad盡量鋪開(kāi),有助于散熱,過(guò)孔數(shù)量與輸出電流相當(dāng); | ||
4 | 輸入電感到芯片管腳路徑Pvin電容位置,環(huán)路最?。?/td> | ||
5 | 去耦電容靠近IC管腳; | ||
6 | 輸入輸出DIP水桶電容連接GND層的層數(shù),top層就近連接; | ||
7 | Phase面積優(yōu)化,與電感相對(duì),路徑短而寬,不要打孔; | ||
8 | Boot阻容放TOP層,環(huán)路寬度與環(huán)路最小,不打過(guò)孔; | ||
9 | Snubber路徑,加粗到20以上; | ||
10 | RC補(bǔ)償、反饋補(bǔ)償環(huán)路元件位置及走線(xiàn)完整性; | ||
11 | 分壓電阻位置及走線(xiàn)完整性; | ||
12 | 電源附近,噪聲源對(duì)其他高速信號(hào)的影響; | ||
13 | 信號(hào)完整性檢查; | ||
14 | 負(fù)載端的濾波電容及shape檢查; | ||
15 | USB fuse過(guò)孔遠(yuǎn)離信號(hào),考慮過(guò)流發(fā)生的影響; | ||
16 | RTC、超級(jí)電容路徑及走線(xiàn)完整性; | ||
17 | LDO方案考慮元件損耗,并注意散熱設(shè)計(jì),鋪銅盡量展開(kāi); | ||
18 | boot、snubber、DCR、Vo不要共用連接; | ||
信號(hào)完整性 | |||
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1 | EN、PG走線(xiàn)完整性; | ||
2 | Isense、Vsense、Tsense、Refin等反饋?zhàn)呔€(xiàn)過(guò)孔連接的層數(shù)及信號(hào)完整性; | ||
3 | Vin、Vout sense點(diǎn)位置;Vsense選在陶瓷電容或處理器pin,不要在輸出電感上; | ||
4 | SVID/I2C/SVI2/Alert等信號(hào)遠(yuǎn)端上拉及走線(xiàn)完整性; | ||
5 | PWM走線(xiàn)避開(kāi)BOOT和PHASE節(jié)點(diǎn),避免受到噪聲干擾,相互之間間距>20mil; | ||
6 | 分立方案phase、highgate、lowgate順序及類(lèi)差分走線(xiàn)要求; | ||
7 | Address電阻及走線(xiàn)遠(yuǎn)離高noise; | ||
8 | 無(wú)GND層隔離的層間信號(hào)完整性檢查; | ||
9 | 去偶電容應(yīng)盡可能放在預(yù)期的使用位置。 | ||
VR Controller | |||
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1 | 控制器放在安靜區(qū),遠(yuǎn)離噪聲源,比如MOSFET、電感; | ||
2 | 控制器具有單獨(dú)AGND的要在整個(gè)控制器thermalPAD下鋪銅連接,同時(shí)遠(yuǎn)離噪聲源; | ||
3 | 對(duì)于DFN、MLFP封裝控制器,不要在thermalPAD的角落處打孔,以避免短路連接; | ||
4 | 外圍器件布局最好使用最短的走線(xiàn),最少的過(guò)孔連接; | ||
5 | VCC和VDD的濾波電容同層就近擺放,使得環(huán)路最小,線(xiàn)寬>20mil; | ||
6 | VSENSE走差分線(xiàn)10-10-10mil,耦合電容放置在近IC端; | ||
7 | 近端Vsense采樣在輸出MLCC兩端,遠(yuǎn)端Vsense在CPU Cavity 管腳處,避開(kāi)噪聲源; | ||
8 | 信號(hào)完整性檢查; | ||
VR DRMOS | |||
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1 | Input端電感、電容和DRMOS擺放位置是否合理,通流路徑、過(guò)孔數(shù)量是否滿(mǎn)足; | ||
2 | GND PAD大小,過(guò)孔數(shù)量與輸出電流相當(dāng); | ||
3 | 12V_FET鋪銅要短,過(guò)孔夠用即可;FET電容盡量同層靠近,F(xiàn)ET與GND環(huán)路盡量短; | ||
4 | 12V上會(huì)耦合MOS開(kāi)關(guān)產(chǎn)生的噪聲,其他信號(hào)走線(xiàn)要遠(yuǎn)離12V鋪銅和過(guò)孔20mil以上; | ||
5 | 盡可能多的應(yīng)用TOP和BOT層的鋪銅空間,最大程度兼顧通流能力和散熱; | ||
6 | VCC和VDRV需要用RC電路來(lái)濾波隔離,且靠近管腳處放置0.1uF電容一顆; | ||
7 | BOOT阻容放TOP層,環(huán)路寬度與環(huán)路最小,不打過(guò)孔; | ||
8 | 2x22uF/0805/PHASE,每個(gè)PHASE輸出端放置2顆22uF0805電容; | ||
9 | Phase網(wǎng)絡(luò)與電感之間僅需TOP層鋪銅連接即可,不要打孔; | ||
10 | 環(huán)Phase網(wǎng)絡(luò)處增加GND鋪銅,內(nèi)層12V與VCCIN之間增加GND鋪銅; | ||
11 | DCR Sense,RC匹配網(wǎng)絡(luò)擺放在電感BOT層,開(kāi)爾文連接,差分走線(xiàn),8-10mil; | ||
12 | 防止一些過(guò)高的MLCC出現(xiàn)在TOP層Drmos之間,阻礙安裝散熱片; | ||
13 | VREFIN和IMON走差分線(xiàn),8-10MIL即可,避開(kāi)所有噪聲干擾點(diǎn); | ||
14 | 信號(hào)完整性檢查; | ||
15 | CPU、DIMM下方耦合電容最小寄生路徑; | ||
16 | 若PVTT為L(zhǎng)DO方案,要盡可能增加鋪銅,減少壓降; | ||
17 | Intel CPU供電Vcore與VSA、VDDQ鋪銅疊層盡可能不要Overlap,AMD CPU供電VDDR與SOC、VDDIO鋪銅疊層盡可能不要Overlap,相鄰疊層禁止Overlap; | ||
18 | 輸出路徑及負(fù)載端電容檢查; |
評(píng)論