降低半導(dǎo)體金屬線電阻的沉積和刻蝕技術(shù)

01 介紹

銅的電阻率由其晶體結(jié)構(gòu)、空隙體積、晶界和材料界面失配決定，并隨尺寸縮小而顯著提升。通常，銅線的制作流程是用溝槽刻蝕工藝在低介電二氧化硅里刻蝕溝槽圖形，然后通過大馬士革流程用銅填充溝槽。但這種方法會(huì)生出帶有明顯晶界和空隙的多晶結(jié)構(gòu)，從而增加銅線電阻。為防止大馬士革退火工藝中的銅擴(kuò)散，此工藝還使用了高電阻率的氮化鉭內(nèi)襯材料。

我們可以使用物理氣相沉積 (PVD) 以10至100電子伏特的高動(dòng)能沉積銅，得到電阻低、密度高的單晶結(jié)構(gòu)。但PVD的局限在于覆蓋性比較差，且只能在平面上均勻沉積，不能用于填充深孔或溝槽（圖1a）。

要得到獨(dú)立的金屬線，首先需要在平面上沉積均勻的銅層，隨后用離子束進(jìn)行物理刻蝕。銅與活性氣體不產(chǎn)生揮發(fā)性化合物，因此不能使用反應(yīng)離子刻蝕工藝。如果入射角非常高，離子束刻蝕 (IBE) 中產(chǎn)生的加速氬離子可以去除銅。但由于掩膜結(jié)構(gòu)的遮擋效應(yīng)，可刻蝕的區(qū)域?qū)?huì)受限。圖1b展示了當(dāng)掩膜垂直于入射離子束時(shí)的不可刻蝕區(qū)域（紅色），這是由于掩膜遮擋導(dǎo)致的原子噴射路徑受阻所造成的。當(dāng)掩膜與離子路徑平行時(shí)，所有未被掩蓋的區(qū)域都能被刻蝕。因此，IBE僅限于刻蝕任意長度的線形掩膜。

02 工藝步驟與虛擬制造工藝

為了解沉積與刻蝕對(duì)線電阻的影響，我們使用SEMulator3D^?可視性沉積和刻蝕功能模擬PVD和IBE工藝。借助SEMulator3D，我們使用30°分散角的可視性沉積工藝再現(xiàn)PVD，該流程準(zhǔn)確模擬出轟擊中噴射出的銅原子與氬離子的隨機(jī)狀態(tài)。同時(shí)，我們使用2°分散角與60°傾斜角的可視性刻蝕模擬出IBE，實(shí)現(xiàn)以較低的離子束發(fā)散反映網(wǎng)格加速離子的行為。兩個(gè)模擬都將晶圓視為在工藝過程中自由旋轉(zhuǎn)，并為適應(yīng)IBE和PVD的局限之處，對(duì)其他工藝步驟進(jìn)行了調(diào)整。圖2展示了使用大馬士革銅填充工藝（圖2a）和PVD/IBE工藝（圖2b）創(chuàng)建出的相同結(jié)構(gòu)。為適應(yīng)PVD/IBE的某些局限之處，并為所需的最終結(jié)構(gòu)創(chuàng)建相同的形狀，我們還加入了額外的工藝步驟。

實(shí)驗(yàn)證明，即使存在這些局限，依然可以用PVD/IBE線制造出同等的16nm SRAM（靜態(tài)隨機(jī)存取存儲(chǔ)器）電路單元。所有線路中段以上的金屬層都在平面上制作，所以它優(yōu)于FinFET（鰭式場(chǎng)效應(yīng)晶體管）器件復(fù)雜的互連拓?fù)浣Y(jié)構(gòu)，是PVD/IBE金屬線的可選方案。圖3展示了每個(gè)金屬層的獨(dú)立結(jié)構(gòu)，以及使用PVD/IBE制作三層金屬FinFET結(jié)構(gòu)的必要步驟。

圖3 a和b展示了每個(gè)金屬層的獨(dú)立結(jié)構(gòu)，以及使用PVD/IBE創(chuàng)建三層金屬FinFET結(jié)構(gòu)的必要步驟

●   圖3a：左圖展示成型的中段制程16nm FinFET結(jié)構(gòu)，右圖展示具有三個(gè)完整金屬層的FinFET結(jié)構(gòu)。中段制程之后表面是平坦的，銅PVD和IBE可以在該步驟進(jìn)行。

●   圖3b：該圖展示了用PVD/IBE制造每個(gè)金屬層的步驟，并演示出在PVD和IBE存在局限的情況下為制造三個(gè)金屬層探索工藝和集成路徑的過程。每層都有相應(yīng)配圖分步解析制造流程，且都部分涉及柱狀結(jié)構(gòu)形成、銅PVD、化學(xué)機(jī)械拋光(CMP)、線與間隔的形成、氧化物填充、IBE刻蝕、原子層沉積 (ALD)、銅PVD及其他圖示的獨(dú)立工藝步驟。

為形成分隔開的金屬線，需要制造間隔和臺(tái)面充當(dāng)絕緣阻擋層。磨平沉積物后，可以進(jìn)行線和間隔的圖形化，以及X或Y方向上的任意長度刻蝕，從而制造對(duì)應(yīng)方向的線。在制造通孔時(shí)，可進(jìn)行交叉刻蝕，避免X和Y方向的線掩膜交叉受到刻蝕。不需要通孔的區(qū)域則可在金屬沉積前覆蓋絕緣間隔結(jié)構(gòu)。

03 電阻結(jié)果與結(jié)論

隨后，我們測(cè)量了大馬士革流程和PVD兩種工藝下，最頂層金屬到FinFET結(jié)構(gòu)P和N溝道通孔的線電阻。圖4展示P和N通道電阻測(cè)量的起點(diǎn)和終點(diǎn)（其他所有絕緣材料透明）。為彌補(bǔ)氮化鉭內(nèi)襯層和銅線間的接觸電阻，計(jì)算銅電阻時(shí)我們考慮了電子的表面散射效應(yīng)，離氮化鉭界面越近，銅電阻率越高，電阻率的衰減長度設(shè)置為1nm。因?yàn)榇篑R士革填充銅沉積預(yù)計(jì)不是全晶，所以銅的電阻率提升50%。PVD/IBE銅工藝不使用氮化鉭內(nèi)襯層，因此未應(yīng)用指數(shù)衰減函數(shù)，并在此模型中使用了銅的體電阻率。圖4包含大馬士革流程與PVD的電阻率比較表格。

圖4 展示了采用大馬士革流程和PVD工藝的FinFET器件3D模型圖，這些模型畫出P和N溝道的電阻測(cè)量點(diǎn)。3D模型下方的表格比較了P和N溝道的大馬士革和PVD電阻值。表格顯示，相比大馬士革沉積，使用IBE/PVD可降低67%的電阻

從模型計(jì)算得出的電阻值表明，與傳統(tǒng)的溝槽刻蝕+大馬士革沉積方法相比，采用IBE/PVD制造方法可使電阻降低67%。這是因?yàn)镮BE/PVD不需要氮化鉭內(nèi)襯層，且該過程中銅線電阻率較低。該結(jié)果表明，在金屬線制造過程中，與大馬士革填充相比，IBE/PVD可以降低電阻率，但代價(jià)是制造工藝更為復(fù)雜。