垂直堆疊互補(bǔ)場(chǎng)效應(yīng)晶體管（CFET）又有新消息

CFET（垂直堆疊互補(bǔ)場(chǎng)效應(yīng)晶體管）是一種 CMOS 工藝，其中晶體管垂直堆疊，而不是像所有先前的邏輯工藝那樣位于同一平面，比如平面工藝、FinFET、納米片場(chǎng)效應(yīng)晶體管（NSFET，也稱為環(huán)柵或 GAA）。CFET 將會(huì)被用于未來(lái)更為尖端的埃米級(jí)制程工藝。

CFET 的概念最初由 IMEC 研究機(jī)構(gòu)提出，被認(rèn)為是繼環(huán)柵多通道晶體管之后的晶體管架構(gòu)。根據(jù)此前 IMEC 公布的技術(shù)路線圖顯示，憑借 CFET 晶體管技術(shù)，2032 年將有望進(jìn)化到 5 埃米（0.5nm），2036 年將有望實(shí)現(xiàn) 2 埃米（0.2nm）。

CFET（互補(bǔ)場(chǎng)效應(yīng)晶體管）之所以被需要，主要有以下幾個(gè)原因：

持續(xù)提升性能

隨著半導(dǎo)體技術(shù)的不斷發(fā)展，對(duì)芯片性能和集成度的要求越來(lái)越高。CFET 可以在更小的空間內(nèi)實(shí)現(xiàn)更高的晶體管密度，從而為芯片設(shè)計(jì)提供更多的可能性。例如，在先進(jìn)的處理器和存儲(chǔ)芯片中，更高的集成度可以帶來(lái)更快的運(yùn)算速度和更大的存儲(chǔ)容量。

CFET 結(jié)構(gòu)能夠提供更強(qiáng)的電流驅(qū)動(dòng)能力，這對(duì)于提高芯片的工作速度至關(guān)重要。通過(guò)優(yōu)化晶體管的設(shè)計(jì)和布局，可以實(shí)現(xiàn)更低的電阻和更高的電流導(dǎo)通能力，從而減少信號(hào)延遲和功耗。

在納米尺度下，傳統(tǒng)的晶體管結(jié)構(gòu)面臨著短溝道效應(yīng)的挑戰(zhàn)，這會(huì)導(dǎo)致漏電流增加、開關(guān)性能下降等問(wèn)題。CFET 采用垂直堆疊的結(jié)構(gòu)，可以更好地控制短溝道效應(yīng)，提高晶體管的可靠性和性能。

降低功耗

CFET 的結(jié)構(gòu)設(shè)計(jì)可以有效地減少漏電流，降低芯片的靜態(tài)功耗。在移動(dòng)設(shè)備和物聯(lián)網(wǎng)等對(duì)功耗敏感的應(yīng)用中，降低功耗可以延長(zhǎng)電池壽命，提高設(shè)備的續(xù)航能力。

CFET 技術(shù)可以與先進(jìn)的電源管理技術(shù)相結(jié)合，實(shí)現(xiàn)更高效的電源分配和管理。例如，通過(guò)動(dòng)態(tài)電壓頻率調(diào)整（DVFS）等技術(shù)，可以根據(jù)芯片的工作負(fù)載實(shí)時(shí)調(diào)整電源供應(yīng)，進(jìn)一步降低功耗。

應(yīng)對(duì)技術(shù)挑戰(zhàn)

隨著傳統(tǒng)半導(dǎo)體工藝接近物理極限，摩爾定律面臨著越來(lái)越大的挑戰(zhàn)。CFET 作為一種新興的技術(shù)，可以為半導(dǎo)體行業(yè)提供新的發(fā)展路徑，延續(xù)摩爾定律的發(fā)展趨勢(shì)。通過(guò)不斷創(chuàng)新和優(yōu)化 CFET 技術(shù)，可以在未來(lái)繼續(xù)實(shí)現(xiàn)芯片性能的提升和成本的降低。

CFET 技術(shù)可以與現(xiàn)有的半導(dǎo)體工藝相兼容，這使得它在實(shí)際生產(chǎn)中更容易實(shí)現(xiàn)。同時(shí)，CFET 的發(fā)展也可以推動(dòng)相關(guān)工藝和設(shè)備的進(jìn)步，為半導(dǎo)體行業(yè)的整體發(fā)展提供動(dòng)力。

綜上所述，CFET 技術(shù)的出現(xiàn)滿足了半導(dǎo)體行業(yè)對(duì)更高性能、更低功耗和持續(xù)技術(shù)進(jìn)步的需求，因此在未來(lái)的芯片設(shè)計(jì)和制造中具有重要的應(yīng)用前景。

臺(tái)積電、IMEC、IBM 和三星的研究人員都將在 12 月于舊金山舉行的今年國(guó)際電子設(shè)備會(huì)議 (IEDM) 上報(bào)告 CFET 的進(jìn)展。

臺(tái)積電的工程師發(fā)表了一篇論文，介紹了在 48nm 柵極間距上制造的全功能單片 CFET 反相器的性能。48nm 柵極間距大致相當(dāng)于 5nm 工藝。題為《48nm 柵極間距單片 CFET 反相器的首次演示，面向未來(lái)邏輯技術(shù)擴(kuò)展》的論文，由臺(tái)積電的 S. Liao 等人撰寫。逆變器是許多邏輯電路的構(gòu)建塊，由堆疊在 p 型納米片晶體管上方的 n 型納米片晶體管制成。臺(tái)積電包括背面觸點(diǎn)和互連，以提高性能和增加設(shè)計(jì)靈活性。臺(tái)積電生產(chǎn)的器件表現(xiàn)出高達(dá) 1.2V 的電壓傳輸特性和 74 至 76mV/V 的亞閾值斜率（n 型和 p 型器件均如此）。這種高性能 CFET 被譽(yù)為 CFET 技術(shù)進(jìn)步的里程碑，盡管它不太可能在當(dāng)代節(jié)點(diǎn)投入商業(yè)制造。雙晶體管堆疊帶來(lái)的面積減小伴隨著制造工藝的復(fù)雜性，但進(jìn)一步的尺寸縮放和以類似于 3D-NAND 的方式堆疊可能會(huì)帶來(lái)功率、性能、面積和成本 (PPAC) 的進(jìn)步。

CFET 逆變器的電壓傳輸特性。來(lái)源：IEDM

題為《雙排 CFET：針對(duì)面積高效的 A7 技術(shù)節(jié)點(diǎn)的設(shè)計(jì)技術(shù)協(xié)同優(yōu)化》由 IMEC 的研究人員提交，表明 CFET 在 Z 方向和 X-Y 平面上的擴(kuò)展將繼續(xù)取得進(jìn)展。預(yù)計(jì) A7 或 7 埃米技術(shù)節(jié)點(diǎn)將緊隨 1 納米（A10）節(jié)點(diǎn)之后。

IBM 研究部和三星也參與了 CFET 探索，并發(fā)表了論文：《用于未來(lái)邏輯技術(shù)的具有階梯式通道的單片堆疊 FET》，本文提出了階梯結(jié)構(gòu)的概念，其中底部 FET 通道比上方通道更寬。這樣做的好處是可以降低堆疊高度，減少高縱橫比工藝帶來(lái)的挑戰(zhàn)。本文還討論了頂部-底部通道中間介電隔離、頂部-底部源極/漏極隔離和雙功函數(shù)金屬。摘要中沒有討論金屬或柵極間距，因此讀者必須等待演示或會(huì)議紀(jì)要才能了解更多信息。