臺積電 1.6nm，2026 年量產(chǎn)

近日，臺積電在其歐洲開放創(chuàng)新平臺論壇上宣布，計(jì)劃在 2025 年末開始大規(guī)模量產(chǎn) N2 工藝，A16（1.6nm 級）工藝則預(yù)計(jì)在 2026 年末投產(chǎn)。公司表示，先進(jìn)工藝的開發(fā)正按路線圖推進(jìn)，未來幾年基本保持不變。

新的生產(chǎn)節(jié)點(diǎn)采用臺積電的超級電源軌（SPR）背面供電網(wǎng)絡(luò)（BSPDN），可實(shí)現(xiàn)增強(qiáng)的供電，將所有電源通過芯片背面?zhèn)鬏?，并提高晶體管密度。但是，雖然 BSPDN 解決了一些問題，但它也帶來了其他挑戰(zhàn)，因此需要額外的設(shè)計(jì)工作。

從 2025 年末到 2026 年末，N2P、N2X 和 A16 將陸續(xù)推出，不會同時(shí)出現(xiàn)，但都會在 2026 年年底前為大批量生產(chǎn)做好準(zhǔn)備。這些技術(shù)有許多相似之處，包括采用 GAA 架構(gòu)的晶體管以及高性能金屬-絕緣體-金屬電容器。

A16 工藝還將結(jié)合臺積電的超級電軌架構(gòu)，即背部供電技術(shù)。這可以釋放出更多的布局空間，提升邏輯密度和效能，適用于具有復(fù)雜信號及密集供電網(wǎng)絡(luò)的高性能計(jì)算產(chǎn)品。與 N2P 工藝相比，A16 在相同工作電壓下速度快了 8-10%，或在相同速度下功耗降低 15-20%，同時(shí)密度提高至原來的 1.1 倍。

臺積電設(shè)計(jì)解決方案探索和技術(shù)基準(zhǔn)測試部門總監(jiān) Ken Wang 表示，從架構(gòu)上講，A16 晶體管與 N2 晶體管相似。這簡化了從 N2 遷移到該工藝技術(shù)的過程。

「從 N2P 到 A16 的邏輯布局遷移實(shí)際上非常簡單，因?yàn)閱卧Y(jié)構(gòu)和大多數(shù)布局模式都完全相同，」Ken Wang 說。「因此，除了保持相同的正面結(jié)構(gòu)外，A16 的優(yōu)點(diǎn)還在于它繼承了 N2 設(shè)備寬度調(diào)制的 NanoFlex 功能，以實(shí)現(xiàn)最大驅(qū)動(dòng)強(qiáng)度。」

臺積電的超級電源軌通過專門的接觸器將背面供電網(wǎng)絡(luò)直接連接到每個(gè)晶體管的源極和漏極，從而最大限度地縮短了導(dǎo)線長度和電阻，以最大限度地提高性能和功率效率。從生產(chǎn)角度來看，這種實(shí)現(xiàn)是最復(fù)雜的 BSPDN 設(shè)計(jì)之一，其復(fù)雜性超過英特爾的 PowerVia。

然而，先進(jìn)的 BSPDN 實(shí)現(xiàn)也意味著芯片設(shè)計(jì)人員必須完全重新設(shè)計(jì)他們的供電網(wǎng)絡(luò)，以新的方式進(jìn)行布線，因此，應(yīng)用新的布局和布線策略，這是意料之中的。此外，他們還必須進(jìn)行一些熱緩解，因?yàn)樾酒臒狳c(diǎn)現(xiàn)在將位于一組導(dǎo)線下方，使散熱更加困難。

設(shè)計(jì)帶有背面 PDN 的芯片本質(zhì)上意味著采用新的實(shí)現(xiàn)方法，因?yàn)樵S多事情都在發(fā)生變化，包括設(shè)計(jì)流程本身。Ken Wang 提到了使用新的熱感知布局和布線軟件、新的時(shí)鐘樹構(gòu)造、不同的 IR-Drop 分析、不同的功率域和不同的熱分析簽核等。

考慮到新的實(shí)施流程，需要新版本的 EDA 工具和仿真軟件。由于 A16 類似于臺積電 N2 的節(jié)點(diǎn)，因此許多事情都已準(zhǔn)備就緒，盡管 Cadence 和新思科技（Synopsy）等領(lǐng)先 EDA 制造商僅推出了「pre-0.5 版本」工具。

「A16 是一種適合復(fù)雜路線和高密度 PDN 設(shè)計(jì)的技術(shù)，」Ken Wang 說?！溉欢?，它也帶來了新的挑戰(zhàn)，因此需要額外的設(shè)計(jì)工作。我們的背面接觸 VB 也需要認(rèn)真完成硅驗(yàn)證。與此同時(shí)，我們有一個(gè)全面的 A16 EDA 支持計(jì)劃，該計(jì)劃正在進(jìn)行中，我們將繼續(xù)更新 A16 EDA 狀態(tài)?！?/span>

值得注意的是，A16 工藝未出先火，已經(jīng)獲得多方預(yù)定。此前有消息稱，OpenAI 將采用臺積電最先進(jìn) A16 工藝制程，即 1.6nm 定制芯片，專為 Sora 打造。根據(jù)規(guī)劃，OpenAI 的 ASIC 芯片預(yù)計(jì)將陸續(xù)在臺積電 3 納米和后續(xù) A16 制程中投片生產(chǎn)。

作為目前披露的最先進(jìn)制程，A16 也是臺積電邁向埃米級的第一步，預(yù)計(jì) 2026 年下半年開始量產(chǎn)，2027 年上市。相比之下，英特爾和三星的同級別工藝——14A 和 SF 1.4，預(yù)計(jì)要到 2027 年才能量產(chǎn)。

而且不同于英特爾，臺積電曾表示，ASML 最新的 High-NA EUV 光刻機(jī)并不是是生產(chǎn) A16 工藝芯片所必需的。據(jù)悉，High-NA EUV 光刻機(jī)每臺的成本達(dá) 3.8 億美元以上

但值得注意的是，A16 的 BSPDN 工藝較為復(fù)雜且被臺積電宣稱為「世界首創(chuàng)」，目前還沒有人正在大規(guī)模生產(chǎn)，因此這份計(jì)劃仍有很大的變化空間。