臺積電2nm良率提高6%：可為客戶節(jié)省數(shù)十億美元
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臺積電將于明年下半年開始量產(chǎn)其2nm（N2）制程工藝，目前臺積電正在盡最大努力完善該技術(shù)，以降低可變性和缺陷密度，從而提高良率。
本文引用地址：http://www.ex-cimer.com/article/202412/465249.htm一位臺積電員工最近對外透露，該團(tuán)隊已成功將N2測試芯片的良率提高了6%，為公司客戶“節(jié)省了數(shù)十億美元”。
這位自稱 Kim 博士的臺積電員工沒有透露該代工廠是否提高了 SRAM 測試芯片或邏輯測試芯片的良率。
需要指出的是，臺積電在今年1月份才開始提供 2nm 技術(shù)的穿梭測試晶圓服務(wù)，因此其不太可能提高之前最終將以 2nm 制造的實際芯片原型的良率，所以應(yīng)該是指目前最新的2nm技術(shù)的良率改進(jìn)。
提高 SRAM 和邏輯測試芯片的良率確實非常重要，因為它可以為客戶節(jié)省大量成本。
臺積電的 N2 將是該公司首個使用全環(huán)繞柵極 （GAA） 納米片晶體管的制程工藝，有望大幅降低功耗、提高性能和晶體管密度。
臺積電的GAA納米片晶體管不僅比 3nm FinFET 晶體管小，而且通過提供改進(jìn)的靜電控制和減少泄漏而不影響性能，它們實現(xiàn)了更小的高密度 SRAM 位單元。
其設(shè)計增強(qiáng)了閾值電壓調(diào)諧，確?？煽窟\行，并允許邏輯晶體管和 SRAM 單元進(jìn)一步小型化。然而，臺積電將不得不學(xué)習(xí)如何生產(chǎn)具有可觀良率的全新晶體管。
與在 N3E 制造節(jié)點上制造的芯片相比，在相同的晶體管數(shù)量和頻率下，使用 N2 制造技術(shù)制造的芯片的功耗預(yù)計會減少 25% 到 30%，在相同的晶體管數(shù)量和功率下，性能會提高 10% 到 15%，晶體管密度會增加 15%。
臺積電預(yù)計將于 2025 年下半年（可能在 2025 年底）開始大規(guī)模量產(chǎn)其N2制程。為此，臺積電應(yīng)該有足夠的時間來提高良率和降低缺陷密度。
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