PCB走線角度為90度到底行不行？

現(xiàn)在但凡打開SoC原廠的pcb Layout Guide，都會提及到高速信號的走線的拐角角度問題，都會說高速信號不要以直角走線，要以45度角走線，并且會說走圓弧會比45度拐角更好。

事實是不是這樣？PCB走線角度該怎樣設置，是走45度好還是走圓弧好？90度直角走線到底行不行？

大家開始糾結于pcb走線的拐角角度，也就是近十幾二十年的事情。上世紀九十年代初，PC界的霸主Intel主導定制了PCI總線技術。

（很感謝Intel發(fā)布了PCI接口，正是有了PCI總線接口的帶寬提升，包括后來的AGP總線接口，才誕生了像 3DFX VOODOO 巫毒這樣的顯卡，在當時也次體驗到了古墓麗影 勞拉 的風采，還有暴爽的飛車2、經(jīng)典的雷神之錘等等，回想起來，正是有了3D游戲等多媒體應用的市場需求，才促進了PC的技術的發(fā)展，包括后來的互聯(lián)網(wǎng)及智能手機的普及。）

似乎從PCI接口開始，我們開始進入了一個“高速”系統(tǒng)設計的時代。

20世紀90年代以后，正是有了一幫這樣的玩家對3D性能的渴望，使得相應的電子設計和芯片制造技術能夠按照摩爾定律往前發(fā)展，由于IC制程的工藝不斷提高，IC的晶體管開關速度也越來越快，各種總線的時鐘頻率也越來越快，信號完整性問題也在不斷的引起大家的研究和重視。比如現(xiàn)在人們對4K高清家庭影音視頻的需求，HDMI2.0傳輸標準速率已經(jīng)達到了 18Gbps ?。?！

在我誕生之前，pcb拉線菌應該還是比較單純的同學，把線路拉通，擼順，整潔美觀即可，不用去關注各種信號完整性問題。（感謝關注公眾號：硬件筆記本）比如下圖所示的 HP 經(jīng)典的 HP3456A 六位半萬用表的電路板所示，大量的90°角走線。

HP3456A 沒有淚滴，幾乎是故意走的直角（某些地方本來一個斜角走完，它偏要連續(xù)走幾個直角），絕大多數(shù)地方?jīng)]有鋪銅。

右上角，拐直角不止，線寬還變小了？

直角、搭橋、鋪銅，模擬就真的不能鋪銅嗎？

直角，45度斜線，任意角度斜線，方焊盤，圓焊盤，唯獨不見淚滴。

高速信號線拐一下90°真的會懷孕？獅屎是不是這樣的？在這里以自己膚淺的擼線姿勢，跟大家探討一下關于高頻/高速信號的走線拐角角度問題。我們從銳角到直角、鈍角、圓弧一直到任意角度走線，看看各種走線拐角角度的優(yōu)缺點。

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PCB 能不能以銳角走線？

PCB能不能以銳角走線，答案是否定的，先不管以銳角走線會不會對高速信號傳輸線造成負面影響，單從PCB DFM方面，就應該避免出現(xiàn)銳角走線的情形。

因為在PCB導線相交形成銳角處，會造成一種叫酸角“acid traps”的問題，啥？酸豆角？好吧，挺喜歡酸豆角拌面，但是這里的pcb上的酸角卻是個令人討厭的東西。在pcb制板過程中，在pcb線路蝕刻環(huán)節(jié)，在“acid traps”處會造成pcb線路腐蝕過度，帶來pcb線路虛斷的問題。

雖然，我們可以借助CAM 350 進行DFF Audit自動檢測出“acid traps”潛在問題，避免在PCB在制造產(chǎn)生時產(chǎn)生加工瓶頸，如果pcb板廠工藝人員檢測到有酸角(acid trap)存在，他們將簡單地貼一塊銅到這個縫隙中。

很多板廠的工程人員他們其實并不懂layout的，他們只是從PCB工程加工的角度進行了修復酸角(acid trap)的問題，但這種修復會不會帶來進一步的信號完整性問題便不得而知了，所以我們在layout是就應該從源頭去盡量避免產(chǎn)生酸角(acid trap)。

怎樣避免拉線時出現(xiàn)銳角，造成acid trap DFM 問題？現(xiàn)代的EDA設計軟件(如Cadence Allegro、Altium Designer等)都帶有了完善的Layout走線選項，我們在layout走線是，靈活運用這些輔助選項，可以極大的避免我們在layout時產(chǎn)生產(chǎn)生“acid trap”現(xiàn)象

焊盤的出線角度設置 避免導線與焊盤形成銳角角度的夾角。

利用 Cadence Allegro 的 Enhanced Pad Entry 功能能夠讓我們在layout時盡可能的避免導線與焊盤在出線時形成夾角，避免造成“acid traps”DFM問題。

避免兩條導線交叉形成銳角夾角。

靈活應用 Cadence Allegro 布線時切換 ” toggle “ 選項，可以避免導線拉出T型分支時形成銳角夾角，避免造成“acid traps”DFM問題。

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pcb layout能不能以90°走線

高頻高速信號傳輸線應避免以90°的拐角走線，是各種PCB Design Guide中極力要求的，因為高頻高速信號傳輸線需要保持特性阻抗一致，而采用90°拐角走線，在傳輸線拐角處，會改變線寬，90°拐角處線寬約為正常線寬的1.414倍，由于線寬改變了，就會造成信號的反射，同時，拐角處的額外寄生電容也會對信號的傳輸造成時延影響。

當然，當信號沿著均勻互連線傳播時，不會產(chǎn)生反射和傳輸信號的失真，如果均勻互連線上有一個90°拐角會，則會在拐角處造成pcb傳輸線寬的變化，根據(jù)相關電磁理論計算得出，這肯定會帶來信號的反射影響。

理論上是這樣，但理論終究是理論，實際情況90°拐角對高速信號傳輸線造成的影響是否是舉足輕重的呢？

打個比方，比如王失聰同學（這里的王同學純屬為了劇情需要虛構出來的，肯定沒有哪位親生父親會為自己的兒子取這樣的名字吧，如有雷同，純屬榮幸，O(∩_∩)O~）帶著他們家的二哈和女票去打火鍋，看到路邊掉了一百塊錢，你說他撿還是不撿？

撿起這一百塊，理論上會使得王失聰?shù)膫€人財富又增長了一百塊，但是對于隨便找個女票啪啪啪刷卡買豪車如買白菜的王同學來說，可以完全無視，而對于我來說，這可是巨款吶，我一般都會沖過去假裝系鞋帶的…

所以，90°拐角對高速信號傳輸線會有負面影響，理論上是一定的，但是這種影響是不是致命的？90°拐角對于高速數(shù)字信號和高頻微波信號傳輸線的影響是不是一樣的？

根據(jù) 這篇論文《right angle corners on printed circuit board traces,time and frequency domain analysis》和 Howard Johnson 的這篇文章《Who’s Afraid of the Big Bad Bend?》及 Eric Bogatin 的著作 《信號完整性與電源完整性分析(第二版) 》第八章的內容，我們可以得出以下結論：

對于高速數(shù)字信號來說，90°拐角對高速信號傳輸線會造成一定的影響，對于我們現(xiàn)在高密高速pcb來說，一般走線寬度為4-5mil，一個90°拐角的電容量大約為10fF，經(jīng)測算，此電容引起的時延累加大約為0.25ps，所以，5mil線寬的導線上的90°拐角并不會對現(xiàn)在的高速數(shù)字信號（100-psec上升沿時間）造成很大影響。

而對于高頻信號傳輸線來說，為了避免集膚效應（Skin effect）造成的信號損壞，通常會采用寬一點的信號傳輸線，例如50Ω阻抗，100mil線寬，這90°拐角處的線寬約為141mil，寄生電容造成的信號延時大約為25ps，此時，90°拐角將會造成非常嚴重的影響。

同時，微波傳輸線總是希望能盡量降低信號的損耗，90°拐角處的阻抗不連續(xù)和而外的寄生電容會引起高頻信號的相位和振幅誤差、輸入與輸出的失配,以及可能存在的寄生耦合,進而導致電路性能的惡化,影響 PCB 電路信號的傳輸特性。

關于90°信號走線，老wu自己的觀點是，盡量避免以90°走線，納尼？前面不是說90°拐角對高速數(shù)字信號的影響可以忽略嗎？

當然，前面寫的那些是為了湊字數(shù)的，O(∩_∩)O~，單個90°拐角對高速數(shù)字傳輸線所帶來的信號質量影響，相對于導線與參考平面高度的偏差，導線自身蝕刻過程中線寬線距均勻性的變化偏差，板材介電常數(shù)對頻率信號的變化，甚至過孔寄生參數(shù)所帶來的影響都要比90°拐角所帶來的問題大得多。

但是如今的高速數(shù)字電路傳輸線總避免不了要繞等長的，十幾二十個拐角疊加起來，這90°拐角所累計疊加起來的影響造成的信號上升延時將變得不可忽略。高速信號總是沿著阻抗的路徑傳輸，以90°拐角繞等長，終的實際信號傳輸路徑會比原來的要略短一些。

而且現(xiàn)在的高速數(shù)字信號傳輸速率正在變得越來越高，目前的HDMI2.0標準，傳輸帶寬速率已經(jīng)達到了18Gbps，90°拐角走線將不再符合要求，而且現(xiàn)在都21世紀了，現(xiàn)在的EDA軟件即便是那些使用的，對45°走線都已經(jīng)支持的很好了。

同時，以90°拐角走線，以工程美學來說，也不太符合人們的審美觀。所以，對于現(xiàn)在的layout來說，不論你是不是走的高頻/高速信號線，我們都要盡量避免以90°拐角進行走線，除非有特殊的要求。

對于大電流走線，有時我們會以鋪銅銅皮替換走線的方式布線，在鋪銅的拐角處，也需要以兩個45°拐角替換90°拐角，這樣不僅美觀，而且不會存在EMI隱患。

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以45°走線

除了射頻信號和其他有特殊要求的信號，我們PCB上的走線應該優(yōu)選以45°走線。要注意一點的是，45°角走線繞等長時，拐角處的走線長度要至少為1.5倍線寬，繞等長的線與線之間的間距要至少4倍線寬的距離。

由于高速信號線總是沿著阻抗的路徑傳輸，如果繞等長的線間距太近，由于線間的寄生電容，高速信號走了捷徑，就會出現(xiàn)等長不準的情況。現(xiàn)代的EDA軟件的繞線規(guī)則都可以很方便的設置相關的繞線規(guī)則。

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以 arc 弧形走線

如果不是技術規(guī)范明確要求要以弧形走線，或者是rf微波傳輸線，個人覺得，沒有必要去走弧形線，因為高速高密度pcb的layout，大量的弧形線后期修線非常麻煩，而且大量的弧形走線也比較費空間。

對于類似USB3.1或HDMI2.0這樣的高速差分信號，個人認為還是可以走下圓弧線裝下bi的，O(∩_∩)O~

當然，對于RF微波信號傳輸線，還是優(yōu)先走圓弧線，甚至是要走“采用 45° 外斜切”線走線

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以任意角度走線

隨著4G/5G無線通訊技術的發(fā)展和電子產(chǎn)品的不斷升級換代，目前PCB數(shù)據(jù)接口傳輸速率已高達10Gbps或25Gbps以上，且信號傳輸速率還在不斷的朝著高速化方向發(fā)展。（感謝關注公眾號：硬件筆記本）隨著信號傳輸?shù)母咚倩?、高頻化發(fā)展，對PCB阻抗控制和信號完整性提出了更高的要求。

對于PCB板上傳輸?shù)臄?shù)字信號來說，電子工業(yè)界應用的包括FR4在內的許多電介質材料，在低速低頻傳輸時一直被認為是均勻的。

但當系統(tǒng)總線上電子信號速率達到Gbps級別時，這種均勻性假設不再成立，此時交織在環(huán)氧樹脂基材中的玻璃纖維束之間的間隙引起的介質層相對介電常數(shù)的局部變化將不可忽視，介電常數(shù)的局部擾動將使線路的時延和特征阻抗與空間相關，從而影響高速信號的傳輸。

基于FR4測試基板的測試數(shù)據(jù)表明，由于微帶線與玻纖束相對位置差異，導致測量所得的傳輸線有效介電常數(shù)波動較大，、值之差可以達到△εr=0.4。盡管這些空間擾動看上去較小，它會嚴重影響數(shù)據(jù)速度為5-10Gbps的差分傳輸線。

在一些高速設計項目中，為了應對玻纖效應對高速信號的影響，我們可以采用zig-zag routing布線技術以減緩玻纖效應的影響。

Cadence Allegro PCB Editor 16.6-2015 及后續(xù)版本帶來了對zig-zag布線模式的支持。

在Cadence Allegro PCB Editor 16.6-2015 菜單中選擇”Route -> Unsupported Prototype -> Fiber Weave Effect” 打開zig-zag routing功能。

歲月是把殺豬刀，正如二十年前我們pcb layout不用關注是否要走弧形線，不用擔心pcb板材玻璃纖維對高速信號的影響一樣?？赡芏旰竽倏催@篇文字，會覺得咱說的觀點相當?shù)膐ut…

所以，不存在一成不變的pcb layout規(guī)則，隨著pcb制造工藝的提升和數(shù)據(jù)傳輸速率的提高，有可能現(xiàn)在正確的規(guī)則在將來將變得不再適用。所以為一枚合格的拉線菌，一定要與時俱進，掌握產(chǎn)業(yè)技術方向的發(fā)展，才能不被大浪淘沙所淘汰。