基于FPGA多路機(jī)載冗余圖像處理系統(tǒng)的設(shè)計(jì)方案

　　摘要：本文以FPGA作為核心處理器，提出了一種基于FPGA多路機(jī)載冗余圖像處理系統(tǒng)的設(shè)計(jì)方案，實(shí)現(xiàn)了對多路DVI視頻冗余信號的解碼、編碼、實(shí)時(shí)處理以及輸出顯示，并且信號通道增加冗余設(shè)計(jì)，因而加強(qiáng)了系統(tǒng)的穩(wěn)定性和可靠性。方案中的電路設(shè)計(jì)簡潔，具有較強(qiáng)的靈活性和擴(kuò)展性。通過實(shí)際測試結(jié)果表明，系統(tǒng)能夠流暢地對1 600×1 200分辨率，60 Hz刷新率，24位真彩色的高清視頻進(jìn)行實(shí)時(shí)處理，其系統(tǒng)可靠、穩(wěn)定，實(shí)用性強(qiáng)。

　　0 引言

　　DVI(數(shù)字視頻接口)是當(dāng)前數(shù)字顯示領(lǐng)域研究和應(yīng)用的熱點(diǎn)，面向DVI輸出的視頻處理技術(shù)不僅解決了顯示器高分辨率、高刷新率等問題，而且提高了穩(wěn)定性和顯示性能，并進(jìn)一步降低了平板顯示器的成本。因此，面向DVI輸出的視頻控制器的研究具有十分重要的現(xiàn)實(shí)意義。

　　根據(jù)DVI標(biāo)準(zhǔn)，一條TMDS通道可以達(dá)到165 MHz的工作頻率和10 b 接口，也就是可以提供1.65 Gb/s的帶寬，這足以應(yīng)付1 920×1 080@60 Hz(23寸LCD)的顯示要求。另外，為了擴(kuò)充兼容性，DVI還可以使用第二條TMDS通道，這樣其帶寬將會(huì)超過3 Gb/s.也正是由于其較高的帶寬優(yōu)勢，目前DVI已經(jīng)成為了IT業(yè)界最具前途的規(guī)范。

　　DVI具有支持高帶寬數(shù)據(jù)傳輸和高清晰圖像顯示的優(yōu)點(diǎn)。模擬視頻的顯示是通過數(shù)字到模擬到數(shù)字的轉(zhuǎn)化實(shí)現(xiàn)的，而DVI接口無需進(jìn)行這些轉(zhuǎn)換，直接數(shù)字到數(shù)字，避免了信號轉(zhuǎn)換而帶來的圖像質(zhì)量損失，使圖像的清晰度和細(xì)節(jié)表現(xiàn)力都得到了大大提高?；谝陨蟽?yōu)點(diǎn)，DVI接口被廣泛應(yīng)用于航空、航天等領(lǐng)域。

　　1 總體方案設(shè)計(jì)

　　1.1 總體方案原理框圖

　　用戶輸入4路DVI信號，然后根據(jù)輸入信號特性進(jìn)行選擇，將視頻信號實(shí)時(shí)顯示在液晶屏上。另外，將實(shí)時(shí)顯示的圖像回送給記錄儀，此時(shí)記錄儀實(shí)時(shí)記錄當(dāng)前的信息以及故障信息，確保在全任務(wù)階段圖像顯示的正確性。根據(jù)設(shè)計(jì)要求，選擇Altera公司生產(chǎn)的 FPGA 芯片EP2S30F1020I4 為主控芯片，配置芯片選用EPCS16SI16N.利用FPGA內(nèi)部豐富的邏輯資源和強(qiáng)大的IP核，配以相應(yīng)的外部電路，構(gòu)建出一個(gè)靈活、簡潔、可靠的機(jī)載視頻圖形處理系統(tǒng)的嵌入式硬件模塊。其總體方案原理框圖如圖1所示。

　　1.2 DVI編解碼設(shè)計(jì)

　　在很多設(shè)計(jì)中，設(shè)計(jì)人員為了方便，簡化電路，可能不會(huì)增加均衡器，對輸入信號不進(jìn)行處理。從而在后期的產(chǎn)品試驗(yàn)過程中，很容易就會(huì)出現(xiàn)信號顯示質(zhì)量差，兼容性差的缺陷，導(dǎo)致整個(gè)產(chǎn)品重新設(shè)計(jì)或整改，延緩了產(chǎn)品交貨進(jìn)度。根據(jù)用戶輸入的視頻特性，本文采用均衡器+DVI編、解碼器的方式，對輸入、輸出信號進(jìn)行轉(zhuǎn)換處理。這樣處理有如下優(yōu)點(diǎn)：傳輸距離較長，信號干擾小;外圍電路簡單，設(shè)計(jì)靈活、可靠;系統(tǒng)速度快、靈活性強(qiáng)、功能可擴(kuò)展，系統(tǒng)兼容性好。

　　在本系統(tǒng)中，選用TI 公司生產(chǎn)的均衡器DS16EV5110，該器件具有功耗低、體積小、外圍電路簡單等特點(diǎn)。另外，DVI編解碼芯片選用TI公司生產(chǎn)的芯片TFP401和 TFP410，同樣具有功耗低、體積小、外圍電路簡單等特點(diǎn)。該器件控制引腳直接連接至FPGA，可以很好控制這些器件的工作狀態(tài)，以便減小功耗。并且，整個(gè)FPGA內(nèi)部邏輯控制簡單、可靠。

　　在硬件電路設(shè)計(jì)中，還需要考慮高頻特性對信號的影響。整個(gè)系統(tǒng)顯示的分辨率為1 600×1 200@60 Hz，信號位為真彩色24 b，采用奇偶方式，參考時(shí)鐘162 MHz，DVI編碼時(shí)鐘為10×162 MHz=1.62 GHz，其編碼碼元理論寬度僅為t = 1 1.62 Hz=0.62 ns，則碼元的最大變化時(shí)間應(yīng)在0.62 4 = 0.16 ns之內(nèi)?？紤]數(shù)據(jù)傳輸?shù)目煽啃院头€(wěn)定性，采用雙像素傳輸，可以大大降低信號采樣頻率。此外，還要考慮到PCB布局地線的完整性和供電去耦特性。其編解碼芯片混合信號的供電參考電路如圖2所示。