基于FPGA動態(tài)可重構(gòu)技術(shù)的二模冗余MIPS處理器

　　引言

　　現(xiàn)場可編程門陣列(Field Programmable Gate Array， FPGA)是基于SRAM的一種硬件電路可重配置電子邏輯器件，可通過將硬件描述語言編譯生成的硬件配置比特流編程到FPGA中，而使其硬件邏輯發(fā)生改變。FPGA 在電子設(shè)計中的靈活性和通用性使其在航天、通信、醫(yī)療和工控等重要領(lǐng)域得到了廣泛的應(yīng)用。然而，F(xiàn)PGA中的硬件邏輯電路容易受到SEU(Single Event Upset)和SETs(Single Event Transients)故障的影響，從而導(dǎo)致系統(tǒng)失效。FPGA電路失效降低了基于FPGA的嵌入式系統(tǒng)的穩(wěn)定性和壽命，同時會嚴(yán)重限制它在生產(chǎn)和生活各個方面的應(yīng)用范圍。系統(tǒng)備份、系統(tǒng)故障恢復(fù)和系統(tǒng)多模冗余設(shè)計是防止系統(tǒng)失效的有效方法。FPGA動態(tài)局部可重構(gòu)技術(shù)是一種可應(yīng)用于系統(tǒng)故障恢復(fù)的新興技術(shù)，它可以在FPGA系統(tǒng)運行的過程中，動態(tài)地改變FPGA內(nèi)部的部分邏輯電路塊的邏輯功能，同時又不會影響其他邏輯的正常運轉(zhuǎn);二模冗余技術(shù)是一種典型的系統(tǒng)冗余容錯設(shè)計方法，它為系統(tǒng)的重要模塊設(shè)置備份模塊，保證系統(tǒng)出現(xiàn)故障時依然可以穩(wěn)定可靠地運轉(zhuǎn)?；谏鲜鏊枷?，本文設(shè)計了一種基于FPGA動態(tài)可重構(gòu)技術(shù)的二模冗余MIPS處理器。

　　1 總體方案

　　Xilinx 公司的XC5VLX110T開發(fā)板是一個內(nèi)含ML509芯片、具備內(nèi)部邏輯塊可動態(tài)配置能力的FPGA開發(fā)板。Verilog是一種結(jié)構(gòu)化可綜合的硬件描述語言，通過它可以很快地實現(xiàn)數(shù)字邏輯電路的結(jié)構(gòu)級系統(tǒng)建模。本文以Xilinx公司的XC5VLX110T開發(fā)板作為系統(tǒng)開發(fā)平臺，以Verilog語言開發(fā)了一種基于二模冗余結(jié)構(gòu)的MIPS處理器系統(tǒng)。系統(tǒng)整體結(jié)構(gòu)如圖1所示。

　　系統(tǒng)的主要組成部分如表1所列。

　　IMEM 是一個采用Xilinx公司IP生成器生成的FPGA內(nèi)建存儲器，由于MIPS處理器運行過程中不會改變指令存儲器的內(nèi)容，所以它被設(shè)計為無時鐘門控的單端口只讀存儲器，存放MIPS處理器系統(tǒng)要執(zhí)行的指令。IMEM的數(shù)據(jù)位寬為32位，存儲深度為1 024。DMEM同樣也是使用IP生成器生成的存儲器，它存放MIPS處理器執(zhí)行過程中所需的數(shù)據(jù)，是具有時鐘邊沿控制和使能控制的可讀寫單端口存儲器。 DMEM的數(shù)據(jù)位寬為32位，存儲深度為1 024。MIPS模塊是一個包含完整數(shù)據(jù)通路、ALU和控制邏輯的使用Verilog語言描述的單周期MIPS處理器，它的指令集大小為32，所有的指令均為整型操作指令。此處理器模塊含有指令存儲器和數(shù)據(jù)存儲器外部接口，它是系統(tǒng)核心模塊，所以被設(shè)計為FPGA中的可重構(gòu)區(qū)域。ERR_VERIF模塊是故障檢測模塊，它能對兩MIPS系統(tǒng)的執(zhí)行結(jié)果進(jìn)行對比，并生成相應(yīng)的故障控制信號;BIST模塊也稱為內(nèi)建自測試模塊，只有系統(tǒng)發(fā)生故障時，此模塊才啟動運行。它用來測試各子系統(tǒng)的正確性，并輸出測試結(jié)果。

　　在圖1中，以虛線框起來的部分為FPGA中的可重構(gòu)區(qū)域。圖中有兩個可重構(gòu)區(qū)域，上一個區(qū)域為主子系統(tǒng)區(qū)，下面一個區(qū)域為主子系統(tǒng)區(qū)的備份區(qū)。

　　2 工作原理

　　系統(tǒng)上電復(fù)位后，在兩MIPS內(nèi)部邏輯均正常的情況下，系統(tǒng)執(zhí)行過程為：指令存儲器根據(jù)系統(tǒng)復(fù)位后的指令執(zhí)行地址將指令從IMEM中取出，送入兩個MIPS 系統(tǒng)中;兩個MIPS處理器分別在指令的指示下完成相應(yīng)的工作，然后將執(zhí)行結(jié)果輸出到ERR_VERIF模塊、DMEM和IMEM模塊;ERR_VERIF模塊分析系統(tǒng)是否正常運轉(zhuǎn)，然后將分析結(jié)果信息輸出到FPGA上的LED燈A上。

　　當(dāng)其中一個MIPS處理器的內(nèi)部邏輯發(fā)生故障時，可假定為圖1中上方的主MIPS區(qū)域故障。系統(tǒng)執(zhí)行過程為：ERR_VERIF故障檢測模塊檢測到系統(tǒng)的子區(qū)域出現(xiàn)故障，然后發(fā)出故障位置檢測控制信號;此時，BIST模塊接收到檢測控制信息后，啟動內(nèi)建自測試系統(tǒng)，將故障測試向量輸入MIPS系統(tǒng)。在開啟了 BIST模塊后，系統(tǒng)的指令輸入將不再來自IMEM模塊，而是由BIST模塊提供。同時，指令的執(zhí)行結(jié)果也不會寫回到DMEM模塊中，而是反饋到BIST 模塊中。MIPS根據(jù)測試向量進(jìn)行運算，然后將運算結(jié)果反饋給BIST單元。BIST單元的測試要進(jìn)行多次，以確保對故障的準(zhǔn)確判斷。BIST得到執(zhí)行結(jié)果后，對測試結(jié)果進(jìn)行分析并判定當(dāng)前MIPS系統(tǒng)是否正常運行，最后分別將分析結(jié)果輸出到FPGA上的LED燈B、C上。