基于FPGA原型的GPS基帶驗(yàn)證系統(tǒng)設(shè)計與實(shí)現(xiàn)

　　隨著SoC設(shè)計復(fù)雜度的提高，驗(yàn)證所需時間已經(jīng)占到整個設(shè)計周期的70%以上，如何減少驗(yàn)證時間成為一個十分重要的問題。GPS基帶芯片是一個典型的SoC，其主要功能模塊是相關(guān)器，用以實(shí)現(xiàn)GPS信號的解調(diào)和解擴(kuò)。相關(guān)器占據(jù)了基帶芯片中的大部分硬件資源，其仿真過程十分復(fù)雜且耗費(fèi)大量時間，因此僅僅依靠軟件仿真是不現(xiàn)實(shí)的。隨著FPGA的性能和容量不斷提高，基于FPGA的原型驗(yàn)證能夠減小開發(fā)風(fēng)險，避免軟件仿真的缺點(diǎn)，加快產(chǎn)品上市時間，并且能夠真實(shí)地反映硬件的特性。這些優(yōu)點(diǎn)使得基于FPGA的原型驗(yàn)證越來越多地被用于SoC系統(tǒng)的設(shè)計過程。

　　1 從ASIC到FPGA原型的移植

　　理論上，F(xiàn)PGA原型驗(yàn)證要與SoC的結(jié)構(gòu)保持高度一致，但是，由于ASIC和FPGA結(jié)構(gòu)上的差異，導(dǎo)致從ASIC到FPGA的移植需要做出適當(dāng)?shù)恼{(diào)整。

　　首先，當(dāng)設(shè)計規(guī)模很大時，單片的FPGA容量不足以容納整個設(shè)計規(guī)模，需要2個或多個FPGA芯片來實(shí)現(xiàn)整個驗(yàn)證系統(tǒng)。這時，F(xiàn)PGA之間的布線延時給整個系統(tǒng)的時序要求帶來困難，尤其對于高性能的設(shè)計。其次，結(jié)構(gòu)上的差異導(dǎo)致的ASIC和FPGA IP模塊在時序上不兼容，需要額外的工作進(jìn)行時序轉(zhuǎn)換。再次，某些硬IP核無法移植到FPGA上，需要構(gòu)造適當(dāng)?shù)碾娐坊蛘咴黾油鈬o助電路。

　　2 GPS基帶系統(tǒng)架構(gòu)

　　整個GPS衛(wèi)星導(dǎo)航系統(tǒng)包括前端射頻部分和基帶部分。前端射頻部分完成信號接收、濾波、AD轉(zhuǎn)換等；基帶部分完成GPS信號的解調(diào)、解擴(kuò)、實(shí)現(xiàn)信號的跟蹤和捕獲。其系統(tǒng)框圖如圖1所示。

　　該衛(wèi)星導(dǎo)航基帶芯片基于ARM7TDMI構(gòu)建，擁有為捕獲跟蹤功能所設(shè)置的特殊硬件器件以及大量的常用外設(shè)。例如DMA、UART接口、SPI接口、GPIO、實(shí)時時鐘（RTC）等。256 KB的ROM和96 KB的SRAM用于存儲代碼和運(yùn)行程序以及中間數(shù)據(jù)，并可外接FLASH進(jìn)行程序調(diào)試及下載。其基帶框圖如圖2所示。