基于FPGA原型的GPS基帶驗(yàn)證系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

　　其次，ASIC和FPGA結(jié)構(gòu)上的差異給驗(yàn)證工作帶來了額外的負(fù)擔(dān)。驗(yàn)證人員需要時(shí)刻保持ASIC和FPGA在版本上的一致性。原則上，ASIC上的任何的改動(dòng)都要精準(zhǔn)地反映在FPGA中，二者的一致性是相對(duì)的，驗(yàn)證人員需要做到心中有數(shù)。要做好二者的一致性，要對(duì)模塊進(jìn)行正確劃分。把從ASIC到FPGA需要調(diào)整的部分單獨(dú)劃分出來(不影響系統(tǒng)系能的前提下)。這樣，當(dāng)ASIC部分進(jìn)行代碼更新時(shí)，只要不涉及到需要調(diào)整的部分，全部替換即可。這樣即節(jié)省了時(shí)間，又保證了二者的一致性。

　　再次，F(xiàn)PGA平臺(tái)運(yùn)行性能較差。在本系統(tǒng)中，CPU和AHB總線的時(shí)鐘可以穩(wěn)定運(yùn)行在100 MHz左右，但是，ARM7和FPGA之間布線延時(shí)造成ARM7最高運(yùn)行在32 MHz左右，否則就不能保證功能以及時(shí)序上的正確性。因此，F(xiàn)PGA原型驗(yàn)證在性能上要低于ASIC平臺(tái)。采取的方式是：在ARM7平臺(tái)上測試功能，在ARM9平臺(tái)上測試性能。采用ARM9芯片時(shí)，系統(tǒng)可以運(yùn)行在100 MHz左右，完全滿足系統(tǒng)整體性能的要求。板級(jí)系統(tǒng)的可擴(kuò)展性有助于解決在驗(yàn)證過程中的某些問題。

　　經(jīng)過充分的驗(yàn)證，本系統(tǒng)實(shí)現(xiàn)了基于FPGA原型驗(yàn)證平臺(tái)的GPS基帶芯片的導(dǎo)航定位功能。

　　參考文獻(xiàn)

　　[1] ANTTI I.FPGA prototyping：untapping potential within the multimillion-gate system-on-chip design space，2005，133-136.

　　[2] LIN Yi Li，YOUNG Chung Ping，Alvin W.Y.Su，Versatile PC/FPGA-based verification/fast prototyping platform with multimedia Applications.IEEE Transactions on Instrumentation and Measurement，2007，56(6).

　　[3] HU Tsung Yu，CHEN Liang Bi，HUANG Ing-Jer.An efficient HW/SW integrated verification methodology for 3D Graphics SoC development.The 13th IEEE International Symposium on Consumer Electronics，2009.

　　[4] LINDA E.M，LUIS A.P，JEFFREY P.System-on-Chip design and implementation.IEEE Transactions on Education，2009.

　　[5] 張開明，王新安，張國新，等.WLAN SoC芯片BX501的FPGA驗(yàn)證平臺(tái)設(shè)計(jì)與實(shí)現(xiàn).微電子學(xué)與計(jì)算機(jī)，2006，23(1)：97-102.

　　[6] 竇建華，孫強(qiáng)，陸俊峰.基于JTAG和FPGA的嵌入式SoC驗(yàn)證系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn).合肥工業(yè)大學(xué)學(xué)報(bào)，2009,32(3)：336~339.