基于FPGA原型的GPS基帶驗(yàn)證系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

　　3 FPGA驗(yàn)證平臺(tái)設(shè)計(jì)和實(shí)現(xiàn)

　　FPGA驗(yàn)證平臺(tái)的結(jié)構(gòu)如圖3所示。

　　FPGA芯片采用Altera公司Stratix III系列的EP3SL-150F1152C3，ARM7CPU采用ARM7TDMI的驗(yàn)證測試芯片，ARM9芯片采用Samsung的S3C2410芯片。

　　由于ARM7內(nèi)核無法移植，所以采用外接的ARM7TDMI測試芯片作為CPU，同時(shí)電路板上集成了一塊ARM9芯片。因此該平臺(tái)也可用于基于ARM9內(nèi)核的SOC驗(yàn)證平臺(tái)，并且板上預(yù)留的擴(kuò)展接口可以再接一塊ARM9芯片，可用于雙核的開發(fā)。

　　基帶芯片其他部分都位于FPGA芯片中。編譯后的電路通過FPGA旁邊的JTAG接口下載到FPGA芯片中，通過ARM旁邊的JTAG接口進(jìn)行軟件下載和調(diào)試。軟件調(diào)試工具使用ADS1.2。信號(hào)可以通過RS232串口或者USB接口與上位機(jī)進(jìn)行通訊。

　　4 驗(yàn)證中的問題分析和解決

　　從ASIC到FPGA的移植需要根據(jù)實(shí)際情況做一些調(diào)整。在該系統(tǒng)中，采用ARM7TDMI測試芯片的CPU時(shí)鐘由FPGA內(nèi)部產(chǎn)生，經(jīng)由電路板送到ARM7芯片，由于板級(jí)布線延時(shí)，F(xiàn)PGA內(nèi)部時(shí)鐘和ARM7時(shí)鐘在相位上不再保持同步，由此造成時(shí)序混亂。因此，在FPGA輸出時(shí)鐘到ARM7之前要做相位調(diào)整，以補(bǔ)償在板級(jí)線路的延時(shí)。

　　FPGA驗(yàn)證也有不足之處。

　　首先，調(diào)試?yán)щy，由于EDA工具不夠完善，所以缺乏有效的調(diào)試手段。示波器和邏輯分析儀作為主要的調(diào)試工具，在問題的定位上給驗(yàn)證人員提出了更高的要求；雖然目前的EDA軟件集成了內(nèi)部的在線邏輯分析儀，但是在使用上仍然有缺陷。協(xié)助調(diào)試方法主要有2種：(1)軟件仿真和硬件模擬結(jié)合，當(dāng)硬件調(diào)試很難對問題定位時(shí)，可以將代碼編譯成二進(jìn)制文件保存到ROM中，在軟件平臺(tái)上運(yùn)行程序，提高信號(hào)的可觀察性。(2)在基帶結(jié)構(gòu)中增加測試電路，對關(guān)鍵信號(hào)進(jìn)行監(jiān)視，當(dāng)出現(xiàn)問題時(shí)可利用測試電路所保存的數(shù)據(jù)進(jìn)行分析。