用VHDL實(shí)現(xiàn)的有線電視機(jī)頂盒信源發(fā)生方案

　　4.2 系統(tǒng)的門級(jí)描述

　　整個(gè)系統(tǒng)的VHDL描述流程如圖4所示。

　　總之，機(jī)頂盒信源發(fā)生方案是機(jī)頂盒調(diào)試過程中的一個(gè)重要課題。本文提出的解決方案具有簡(jiǎn)單、實(shí)用、易實(shí)現(xiàn)的特點(diǎn)，經(jīng)實(shí)踐證明是可行的。同時(shí)在硬件實(shí)現(xiàn)時(shí)采用了VHDL的設(shè)計(jì)方法，也給整個(gè)方案提供了很大的靈活性。如果采用傳統(tǒng)的方法來實(shí)現(xiàn)該方案，則首先要選擇通用的邏輯器件，然后進(jìn)行電路設(shè)計(jì)，完成各獨(dú)立功能模塊，再將各功能模塊連接起來，完成整個(gè)電路的硬件設(shè)計(jì)，最后才能進(jìn)行仿真和調(diào)試，直至整個(gè)系統(tǒng)的完成。這樣一個(gè)過程往往需要比較長(zhǎng)的時(shí)間，而且費(fèi)時(shí)費(fèi)力，特別是對(duì)一項(xiàng)大的工程。而采用VHDL這類高層設(shè)計(jì)技術(shù)，設(shè)計(jì)人員只需專心于設(shè)計(jì)方案和構(gòu)思上，描述、編譯成功后，經(jīng)過系統(tǒng)綜合，便可直接進(jìn)行軟件仿真和調(diào)試。整個(gè)系統(tǒng)的完成周期大大縮短，而且VHDL與工藝無關(guān)，它不限定模擬工具和設(shè)計(jì)方法，從而給設(shè)計(jì)師一個(gè)自由選擇的余地。

　　隨著電子工藝的日趨提高與完善，ISP（系統(tǒng)內(nèi)可編程）功能為 PLD提供了更高的靈活性，使PLD能夠向高密度、大規(guī)模的方向發(fā)展以滿足復(fù)雜系統(tǒng)的要求，從而使可編程ASIC的設(shè)計(jì)逐步向高層設(shè)計(jì)轉(zhuǎn)移。作為一種重要的高層設(shè)計(jì)技術(shù)，VHDL亦成為當(dāng)代電子設(shè)計(jì)師們?cè)O(shè)計(jì)數(shù)字硬件時(shí)必須掌握的一種方法。