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	 > 嵌入式系統(tǒng) > 設(shè)計(jì)應(yīng)用 > 基于VHDL語言的99小時(shí)定時(shí)器設(shè)計(jì)及實(shí)現(xiàn)
          
    
          

          

          


	
	
	

          
	
          
		
          
			
          基于VHDL語言的99小時(shí)定時(shí)器設(shè)計(jì)及實(shí)現(xiàn)
          
						
          
				作者：
				時(shí)間：2010-07-17
				來源：網(wǎng)絡(luò)
				
				
				
				
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          　　3 主要模塊軟件程序
          　　圖3所示是該定時(shí)器的軟件系統(tǒng)構(gòu)成。本軟件包括控制／定時(shí)模塊和顯示模塊兩大部分。
          　　3.1 控制／定時(shí)模塊
          　　AAA控制／定時(shí)模塊是該定時(shí)器的核心部分，該模塊的程序流程圖如圖4所示。
          　　當(dāng)START為高電平時(shí)，該定時(shí)器將進(jìn)入倒計(jì)時(shí)階段。當(dāng)CLK脈沖上升沿到來時(shí)，計(jì)數(shù)以秒的速度減1，直到計(jì)時(shí)結(jié)束，使ALM位為高電平為止。CLR為復(fù)位端，可用來清零，通常采用異步復(fù)位方式。SETW用于選位，高電平有效。SET用于對(duì)選定的位進(jìn)行置數(shù)，也是高電平有效。ALM輸出端將在定時(shí)結(jié)束時(shí)產(chǎn)生高電平。Q0～Q5為四位BCD碼輸出端口，主要用于顯示。 
				
            
          
                
			
							
          
                
			            
                            
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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          關(guān)鍵詞：
            			            FPGA
                        VHDL
                        定時(shí)器
                        EP1C6Q240C8
                        
            
          
            
			
          
		
          	
		

	

          
	
	
          
		
          
			
          評(píng)論
          					
		
          
		
          
			
          
			
				
          
					
					
          
						
                        
					
          
				
          
                		
						
						
			
          
		
          
		
          
		
          
            
			
            
		
          
	
          
	
          
	
          
		

          
	
          
		
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