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基于VHDL語言的99小時定時器設計及實現(xiàn)

作者：時間：2010-07-17 來源：網絡

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　　4 系統(tǒng)仿真及結果

　　圖6所示是對AAA控制／定時模塊的仿真結果。由此結果可見，當setw置“1”時，statea位選從0到5循環(huán)，分別代表六個數(shù)碼管的位置。當start置“1”時，q5-q0進行借位減法。q5、q4表示小時，最高可到99小時；q3、q2表示分鐘，最高59分鐘；q1、q0表示秒，最高為59秒。

　　5 結束語

　　本設計從總體要求出發(fā)，采用模塊化設計方法，實現(xiàn)了長達99小時的定時設計。同時采用QuartusⅡ4.0仿真環(huán)境進行了仿真。結果證明，本系統(tǒng)可以實現(xiàn)理想的定時操作而且設計體現(xiàn)了人性化，具有較強的實際應用價值。

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關鍵詞： FPGA VHDL 定時器 EP1C6Q240C8

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