驗證FPGA設(shè)計：模擬，仿真，還是碰運氣？
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現(xiàn)在的許多FPGA用戶工作中都要用到模擬。但是，什么時候才能不用模擬，直接將設(shè)計放到芯片里？
要點
* 大型FPGA設(shè)計中需要采取類似于 ASIC設(shè)計的流程。
* 在驗證流程中，有必要將模擬和基于FPGA的仿真混合使用。
* 對于模擬和仿真的混合尚無公認的指導性方法。
* 通過簡短的調(diào)查，提出了一種可為大家接受的驗證先進FPGA設(shè)計的建議方法。
曾幾何時，要驗證 FPGA 的邏輯設(shè)計，可以先編譯、寫入，然后按下評估板上的復位按鈕。但是，隨著FPGA規(guī)模的增大，這種被Xilinx公司軟件產(chǎn)品營銷總監(jiān)Hitesh Patel 稱為“blow and go”（逃生法）的驗證方式已不能滿足要求。要做出一個近乎完美的有百萬個門的設(shè)計，達到可以從封裝引腳就可以調(diào)試的地步，成功的機會非常之渺茫。因此，F(xiàn)PGA設(shè)計組也開始采取ASIC設(shè)計組已使用多年的方法，采用基于軟件的設(shè)計模擬。
但是這種方法也引出了一系列重要的問題： FPGA設(shè)計中模擬的作用應(yīng)該跟在ASIC設(shè)計中一樣嗎？驗證人員是否還是要在某個時刻將設(shè)計裝入產(chǎn)品FPGA并馬上開始測試它？如果是這樣，這個時刻是在什么時候？為了弄清設(shè)計團隊現(xiàn)在都在做什么，我們詢問了一些工作中與FPGA用戶關(guān)系最緊密的人。作為參考，我們還詢問了幾個在驗證過程中采用FPGA原型來進行ASIC設(shè)計團隊，以了解他們的意見。
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