驗證FPGA設(shè)計：模擬，仿真，還是碰運氣？

　　附文　解決覆蓋空隙的一些思路

　　人人都喜歡FPGA 內(nèi)仿真的速度。但是在FPGA中建立系統(tǒng)、控制和觀測試驗的難度過大，這常常迫使人們將費力費時的測試工作轉(zhuǎn)回到模擬環(huán)境中。在實際中，有些人會搭建一個驗證平臺，結(jié)合FPGA執(zhí)行速度高和模擬方法易于構(gòu)造和訪問數(shù)據(jù)的優(yōu)點。毫不奇怪，有些廠商已經(jīng)瞄準了這個目標(biāo)。

　　首次這么做還是ASIC時代早期的事，這也就是 “big-iron”邏輯仿真系統(tǒng)。從效果上說，這些系統(tǒng)就是一組專用的巨型計算機，其中由定制微處理器或定制可編程元件分別模擬或仿真邏輯操作。這類系統(tǒng)的代表是Cadence Palladium。此系統(tǒng)執(zhí)行速度為模擬的很多倍，同時其廠商聲稱它對被測設(shè)計的訪問能力至少與模擬相當(dāng)。但是，這些系統(tǒng)的容量有限，不會比通常模擬的塊規(guī)模大很多——除非你有非常多的錢。這些設(shè)備是主要的耗資設(shè)備，因此多數(shù)最終設(shè)計面向FPGA的設(shè)計團隊都無力支付高昂的費用。

　　近年來，有大量系統(tǒng)進入市場(例如Eve等公司的產(chǎn)品)，這些系統(tǒng)可以在使用商業(yè)FPGA的簡單環(huán)境下進行邏輯仿真。這類系統(tǒng)具有不同的特點，有些是小型化巨型機仿真系統(tǒng)，有些基本上就是帶支持調(diào)試軟件的FPGA評估卡。在所有情況下，它們都試圖提供一個設(shè)計中邏輯開銷低于big-iron仿真系統(tǒng)的FPGA執(zhí)行環(huán)境。由于邏輯開銷較低，通常基于FPGA的系統(tǒng)運行速度可以比巨型機仿真系統(tǒng)快一到幾個數(shù)量級。總的來說，運行速度越快，保留的模擬的方便性就越少。但是，當(dāng)單個FPGA的設(shè)計（包括調(diào)試開銷）變得過大時，它們就會表現(xiàn)出局限性。將設(shè)計分區(qū)是很復(fù)雜的，而且經(jīng)常涉及到FPGA間信號的多路復(fù)用，這會將所有工作都拖慢。這些系統(tǒng)中，確實提供了將測試平臺和數(shù)據(jù)在FPGA 系統(tǒng)和模擬環(huán)境來回傳送所需的軟件支持。例如，Eve就報道說正在開展工作，以便能將斷言也導(dǎo)入到其環(huán)境中。

　　GateRocket 的系統(tǒng)是一個很有趣的產(chǎn)品，它使當(dāng)前的這個狀況發(fā)生了改變。該公司將其定位為既可以充當(dāng)模擬加速器，也可以充當(dāng)電路中仿真器。作為模擬加速器時，該系統(tǒng)會試圖插入用戶的模擬環(huán)境，加速耗時的RTL (寄存器傳輸級) 邏輯部件的模擬，而不會影響模擬環(huán)境的特性。如果假設(shè)90/10法則正確（也就是說，90%模擬時間花在10%的代碼上），通過這種加速能力，可以使驗證工程師們繼續(xù)使用模擬環(huán)境，將其用于在無加速時基本無法實現(xiàn)的檢驗流程中。GateRocket聲稱，該系統(tǒng)可以支持名為“可綜合斷言子集”的特性。