一種SoC芯片在Magma Talus下的物理實(shí)現(xiàn)

第三章 布局規(guī)劃

該設(shè)計(jì)采用flatten的方式進(jìn)行布局規(guī)劃，使用2P/6M EE工藝，包含Hard Macros 94個(gè)，共占面積50.3mm2。其中有13種81個(gè)由memory compiler生成的memory、7個(gè)定制模擬/數(shù)?；旌夏K、2個(gè)PLL以及其它IP模塊。為兩個(gè)同為1.8v相互隔離的電壓域創(chuàng)建兩個(gè)floorplan，并使用polygon相關(guān)的命令為primary flloorplan創(chuàng)建多邊形形狀。另外，以data create cluster region命令將PMC模塊中除PLL部分外的其他邏輯以region的形式固定到布局的中央位置。

在IO布局上，除了由memory compiler生成的memory IP不需單獨(dú)供電，其余宏模塊均需單獨(dú)供電，其中為RTC供電定制的電源切換模塊所需的電源PAD的隔離還更加復(fù)雜。

由于需要單獨(dú)供電的模擬/數(shù)?；旌夏K較多，電源域較多，在布局規(guī)劃階段就確定了各模擬/數(shù)模混合模塊在芯片中的大致位置及其供電pad在pad環(huán)上的順序。

7個(gè)定制的模擬/數(shù)?；旌夏K及2個(gè)PLL均位于pad環(huán)和電源環(huán)之間；位于內(nèi)部的存儲(chǔ)器模塊和CPU core由于數(shù)量眾多，其位置的擺放首先考慮的是固定幾個(gè)尺寸較大的IP模塊的位置，并使用force plan clearance添加blockage；然后使用Magma Talus Vortex中的run place cluster命令來自動(dòng)擺放余下較小存儲(chǔ)器，確定初步的布局規(guī)劃，而后微調(diào)各存儲(chǔ)器的相對(duì)位置，做到規(guī)則規(guī)整，控制各個(gè)存儲(chǔ)器模塊之間的布線通道的布局利用率，在較窄的地方不允許任何標(biāo)準(zhǔn)單元擺放，在一些較寬的布線通道我們?cè)O(shè)置了50%-100%不等的blockage利用率。最后的布局規(guī)劃如圖5所示：

圖5 布局規(guī)劃