基于Actel反熔絲FPGA的高速DDR接口設(shè)計

　　0 引言

　　隨著航天技術(shù)的發(fā)展，F(xiàn)PGA 等大規(guī)模邏輯器件越來越成為不可缺的角色； 同時處理數(shù)據(jù)量的增大、以及各類型接口電路的交叉使用，使得合理、可靠的高速接口設(shè)計成為衡量設(shè)計優(yōu)劣的關(guān)鍵。而由于空間環(huán)境的特殊性，導(dǎo)致近年來在軌衛(wèi)星產(chǎn)品中單粒子翻轉(zhuǎn)（ SEU） 頻發(fā)，使得設(shè)計人員必須考慮將以SRAM 為基礎(chǔ)的FPGA 設(shè)計移植到更為可靠的ASIC或反熔絲FPGA.

　　DDR（ Double DataRate） 是雙倍速率讀寫技術(shù)的意思。傳統(tǒng)的數(shù)據(jù)處理方式在1 個時鐘周期內(nèi)只傳輸1 次數(shù)據(jù)，是在時鐘的上升期進(jìn)行數(shù)據(jù)傳輸； 而DDR 內(nèi)存則是1 個時鐘周期內(nèi)傳輸2 次數(shù)據(jù)，能夠在時鐘的上升期和下降期各傳輸1 次數(shù)據(jù)，因此稱為雙倍速率讀寫技術(shù)。采用DDR 技術(shù)可以在相同的總線頻率下達(dá)到更高的數(shù)據(jù)傳輸率。

　　文章根據(jù)實際的背景應(yīng)用提出一種基于Actel公司RTAX-S 系列耐輻射反熔絲FPGA 芯片RTAX250S 的高速DDR 接口設(shè)計方法，并通過Actel公司IDE V9. 0 編譯軟件和Modelsim 6. 5d 仿真軟件進(jìn)行了仿真驗證。該方法已用在某星載GMSK 調(diào)制器上，獲得了良好的效果。

　　1 DDR 高速接口設(shè)計

　　1. 1 RTAX – S 系列反熔絲FPGA 的特點

　　對于衛(wèi)星應(yīng)用，設(shè)計人員在選擇可選的技術(shù)時一向十分為難。在可編程器件領(lǐng)域，其中就包括了專用集成電路（ ASIC） 、以SRAM 為基礎(chǔ)的現(xiàn)場可編程門陣列FPGA 和以反熔絲為基礎(chǔ)的FPGA.由于沒有一種技術(shù)是萬能的，衛(wèi)星設(shè)計人員與所有設(shè)計人員一樣面對同樣的挑戰(zhàn)，需要針對特定的應(yīng)用權(quán)衡取舍各種特性以找出最佳方案。

　　以往的設(shè)計中，以SRAM 為基礎(chǔ)的FPGA （ 以Xilinx 產(chǎn)品為代表） 有著更多的應(yīng)用，其優(yōu)勢在于擁有高邏輯密度和高靈活性，而作為航天應(yīng)用，其致命的缺點是所有SRAM 都易受高強(qiáng)度宇宙輻射所影響，來自宇宙射線中的重離子很容易在SRAM 單元中或附近沉積足夠的電荷導(dǎo)致單一數(shù)據(jù)位出錯即單粒子翻轉(zhuǎn)（ SEU） ,而且由于SRAM 型FPGA 在SRAM開關(guān)中存儲其邏輯配置，因此很容易出現(xiàn)配置擾亂導(dǎo)致電路的布局和功能受到破壞，這些錯誤非常難以檢測和糾正，并且?guī)缀醪豢赡茴A(yù)防，因為配置開關(guān)在SRAM FPGA 的整個SRAM 數(shù)據(jù)位中超過90% ,輻射誘發(fā)的配置擾亂可導(dǎo)致系統(tǒng)失效。

　　對于衛(wèi)星設(shè)備，ASIC 是具有最高密度最小重量和最低功耗的解決方案，然而卻缺乏FPGA 所提供的靈活性。而且當(dāng)把設(shè)計工具成本、校驗時間和非經(jīng)常性工程費用（ NRE） 一并考慮之后，ASIC 也是成本較高的解決方案。

與可重新配置的SRAM 型FPGA 不同，基于反熔絲解決方案的FPGA 采用一次性編程（ OTP） .其優(yōu)點為固有的非揮發(fā)性以及在每次啟動時無須進(jìn)行強(qiáng)制性的器件配置。與ASIC 一樣，反熔絲FPGA 的上電即行功能使其成為真正的單芯片解決方案。在各種學(xué)術(shù)會議上已發(fā)表了許多輻射測試數(shù)據(jù)，如IEEE 的核空間輻射影響會議（ NSREC） 、NASA 的軍事和航天可編程邏輯器件國際會議（ MAPLD） ,事實上，多年的測試證明，耐輻射的反熔絲FPGA 具有SEU 免疫力，其性能也不會因TID（ 總電離劑量） 隨時間積累而發(fā)生劣化。眾所周知，邏輯觸發(fā)器中的數(shù)據(jù)易被宇宙輻射線所破壞，與SRAM 方案采用軟TMR（ 三模冗余） 方法不同，Actel 開發(fā)的耐輻射反熔絲FPGA RTAX-S 系列通過架構(gòu)的提升解決了這個問題，其中每個觸發(fā)器實際上是由3 個觸發(fā)器和1個表決電路組成，此舉可讓設(shè)計人員獲得優(yōu)于63MeV-cm2 /mg 的LETth,可以滿足大多衛(wèi)星項目的TID 要求。

　　1. 2 典型高速接口電路應(yīng)用目標(biāo)

　　文章中高速接口方案的應(yīng)用目標(biāo)為GMSK 調(diào)制器中基帶數(shù)據(jù)的數(shù)字高斯濾波。

　　GMSK 調(diào)制是一種典型的恒包絡(luò)數(shù)字調(diào)制技術(shù)，實現(xiàn)方法的流程圖如圖1 所示，一路待調(diào)制的基帶數(shù)據(jù)從A 處進(jìn)入FPGA,FPGA 內(nèi)部通過查表的方式得到量化后的波形數(shù)據(jù)，并分別從B 處和C 處將其送給2 片DAC,得到需要的I、Q 路波形，從而完成基帶數(shù)據(jù)的數(shù)字高斯濾波。

　　硬件電路的關(guān)鍵是高速DAC 器件的選擇。方案中需要DAC 實現(xiàn)4 倍采樣，即圖1 中A 處每輸入1 個碼元，B 處和C 處都要分別產(chǎn)生4 個點的量化信息給DAC.以115Mbps 碼速率為例，DAC 的采樣時鐘應(yīng)當(dāng)為115MHz × 4 = 460MHz,如果使用傳統(tǒng)的單路DAC,則FPGA 主時鐘工作在460MHz,目前宇航級FPGA 無法滿足這一速率。方案中選擇了TI 公司最新的高速DAC 產(chǎn)品DAC5670,它在最高采樣頻率達(dá)到2.4GHz 的同時，內(nèi)部集成了并串轉(zhuǎn)換模塊，這使得FPGA 的處理速率至少可以降低一半，即230MHz.

　　圖1 應(yīng)用目標(biāo)實現(xiàn)流程圖DAC5670

　　DAC5670 器件手冊推薦的接口框圖如圖2 所示。

　　器件工作原理如下： 頻率源輸出400MHz 采樣時鐘，通過變壓器進(jìn)行單端轉(zhuǎn)差分輸入DAC 采樣鐘輸入口（ DACCLK） ,DAC 內(nèi)部進(jìn)行2 級2 分頻并延遲后得到LVDS 電平115MHz 時鐘（ DLYCLK） 輸出給FPGA 做數(shù)字處理，F(xiàn)PGA 處理完成后輸出LVDS的100MHz1 路時鐘（ DTCLK） 和2 路14bit 的量化數(shù)據(jù)（ DA（ 13: 0） 和DB（ 13: 0） ） .時鐘與數(shù)據(jù)的關(guān)系必須滿足圖3 所示的時序。DAC 內(nèi)部的鎖相電路將DTCLK 與器件內(nèi)部的100MHz 進(jìn)行鑒相，如果存在相差則調(diào)整DLYCLK 的延遲量，直到同步，從而保證采樣鐘DACCLK 能夠?qū)A（ 13: 0） 和DB（ 13: 0） 進(jìn)行正確采樣。