基于Actel反熔絲FPGA的高速DDR接口設(shè)計

　　1. 3 高速接口方案設(shè)計

　　本應(yīng)用目標(biāo)對FPGA 和DAC 之間的高速接口提出如下要求：

　　（ a） DAC 輸出1 路115MHz 時鐘給FPGA;（ b ） FPGA 輸出1 路115MHz 時鐘和2 路230Mbps 數(shù)據(jù)給每片DAC.

　　針對這一需求，考慮到FPGA 資源余量較大，為了降低系統(tǒng)運(yùn)行速率，程序設(shè)計中遵循了用面積換取速度的原則，先采用115MHz 時鐘進(jìn)行并行處理，產(chǎn)生4 路115Mbps 的14bit 量化數(shù)據(jù)，在輸出接口處將其轉(zhuǎn)換為2 路230Mbps 的14bit 量化數(shù)據(jù)，這樣可以使系統(tǒng)時鐘的速率降低一半。處理流程如圖4 所示。

　　輸出端接口變換部分是我們討論的重點，它對數(shù)據(jù)進(jìn)行4 路到2 路的轉(zhuǎn)換，量化數(shù)據(jù)從115Mbps提高到230Mbps,有2 種方式可以實現(xiàn)：

　　方式一： 對輸入115MHz 時鐘進(jìn)行2 倍頻得到230MHz 時鐘，使用異步FIFO 對數(shù)據(jù)進(jìn)行4 路寫入，2 路讀出，寫鐘為115MHz,讀鐘為230MHz.

　　方式二： 將4 路14bit 的量化數(shù)據(jù)分為2 組，每一組均使用115MHz 時鐘進(jìn)行DDR 輸出接口處理，從而使每一組的輸出均達(dá)到230MHz.

　　下面對2 種方式的可行性進(jìn)行分析。

　　對于方式一，實現(xiàn)的關(guān)鍵在于2 倍頻時鐘的產(chǎn)生。按照手冊描述，Actel 公司AX 系列芯片作為反熔絲FPGA 中處理能力最強(qiáng)的器件，內(nèi)部處理時鐘最高可以達(dá)到350MHz,且芯片內(nèi)部集成了PLL（ 延遲鎖相環(huán)） 資源，可以實現(xiàn)對數(shù)字時鐘信號的倍頻和分頻。而選擇RTAX-S 系列在AX 的基礎(chǔ)上進(jìn)行了耐輻射能力加強(qiáng)，同時去掉了PLL 資源，原因是Actel公司通過實驗證明PLL 資源在空間環(huán)境中使用是不可靠的，這意味著倍頻無法在FPGA 內(nèi)部實現(xiàn)。

　　因此，如果采用方式一，需要在FPGA 外部增加一個2 倍頻的器件，還要增加相應(yīng)的電平匹配的電路，這一切對于230MHz 的數(shù)字時鐘信號實現(xiàn)上難度較大。

　　對于方式二，實現(xiàn)的關(guān)鍵在于DDR 輸出。通過查閱器件手冊可知，Actel 公司的RTAX – S 系列與Xilinx 公司SRAM 型FPGA 不同，其內(nèi)部并沒有現(xiàn)成的DDR 輸出模塊可以調(diào)用，但是其內(nèi)部有一種叫做Multiplexor 的多路選擇器資源，可以實現(xiàn)多路輸入到多路輸出的選擇控制，如圖5 所示。

　　如果將其輸入Data 設(shè)置為2 路，輸出Result 設(shè)置為1 路，而時鐘作為控制信號SEL,則應(yīng)當(dāng)可以實現(xiàn)DDR 的效果。具體實現(xiàn)框圖如圖6 所示。

　　圖6 框圖實現(xiàn)的時序如圖7 所示，從圖7 可以看出兩路數(shù)據(jù)在DDR 變換后交替輸出，速率提高一倍，其中DR（ 數(shù)據(jù)1） 先輸出，DF（ 數(shù)據(jù)2） 后輸出。