延長ADC使用壽命的節(jié)能技術

在便攜式傳感器、4至20mA控制回路或具有模數(shù)轉換器(ADC)的其他系統(tǒng)設計中，功耗越低，意味著電池續(xù)航時間越長，控制系統(tǒng)功能越強。在選擇滿足應用的功率預算的ADC時，可使用多種技術和折衷方案。

降低功耗最明顯的方法是采用電源電壓較低的ADC。如今的ADC可以采用3、2.5甚至1.8V的模擬和數(shù)字電源供電，5至3V的電壓降可以實現(xiàn)40%的即時省電。

降低數(shù)字電源電壓會引起兩個不利因素：ADC上需要一個獨立的數(shù)字電源引腳，并且數(shù)字輸出端可能出現(xiàn)較低的驅(qū)動電流。通過降低模塊電源電壓來降低功耗時，主要問題是信噪比(SNR)較低。不過現(xiàn)在的低噪聲處理技術和設計技巧可以確?，F(xiàn)在的低壓ADC的SNR與模擬電源電壓較高的大功率ADC相同。

要對電源進行優(yōu)化，除了模擬電源電壓之外，研究模擬前端的其它部分也非常重要。傳統(tǒng)的傳感器和模擬輸入前端需要0至5V甚至10V的輸入范圍，以便實現(xiàn)最高的動態(tài)性能或者直接連接至傳感器。過去，降低電源電壓會減小ADC的動態(tài)范圍。假定傳感器輸出保持在5或10V的水平不變，那么信號必須進行衰減才能與ADC的輸入范圍匹配。

在傳感器與地之間增加一個電阻分壓器就能方便地實現(xiàn)這種信號衰減。大電阻值可用來限制功耗(圖1a)。不過，ADC一般需要較低的源阻抗，而這個采用電阻衰減器的方法需要實現(xiàn)低功耗，這兩種需求是相互沖突的。

圖1：用于測量高電壓信號的電阻衰減器可以提供一種限制輸入信號的簡單方法，以使ADC的輸入范圍與較低的電源電壓相匹配(a)。但是這會導致源阻抗增加，從而需要進行(b)和(c)中的修改。

另一個方案是增加電源與ADC輸入端之間的電阻值，以及減小ADC輸入端與地之間的電阻值(圖1b)。這樣的更改可以將ADC的有效阻抗從50 kΩ降低到9.5 kΩ，但同時也會減小ADC的輸入范圍。假定采用10V的電源，0至5V的輸入范圍會縮小至0至0.5V。

在圖1a和1b中，在電阻分壓器與ADC輸入端之間增加一個接地的旁路電容器可以將源阻抗與ADC輸入端的阻抗隔離。這樣的旁路電容可在ADC信號采集階段迅速將電荷傳輸?shù)讲蓸与娙萜髦?。遺憾的是，此旁路電容器也限制了輸入信號的帶寬。

因此，第三個方案是在電阻分壓器與ADC之間增加一個緩沖放大器(圖1c) 。當然，緩沖器和其它放大器/濾波器信號調(diào)理級會增加功耗。

相反，如果傳感器輸出較小的話，減小模擬電源電壓和輸入范圍就不存在什么問題。傳感器系統(tǒng)中常用的惠斯登電阻電橋(Wheatstone-bridge)網(wǎng)絡就是這樣一個例子。每加1V的傳感器激勵電壓時，它即可提供2mV的滿量程輸出擺幅(典型值)。

在該裝置中，ADC測量的傳感器輸出滿量程范圍僅為5至10mV。此外，與高分辨率、低噪聲基底和出色的總動態(tài)范圍等其它參數(shù)相比，ADC所減小的輸入范圍的影響不大。

突發(fā)模式處理

對功耗要求較高的ADC設計的另一個技巧是“突發(fā)模式處理”。ADC先上電進行轉換快速突發(fā)，然后掉電進入低功耗休眠模式。

這種工作模式非常適合具有快速微控制器或FPGA以及每秒至少能夠產(chǎn)生數(shù)千安培電流的ADC的應用。掉電時，ADC電源的電流可以降到幾微安或更低。這樣，平均功耗就會顯著低于ADC最快采樣率時的功耗。

突發(fā)模式處理充分利用了ADC能夠以低于其最高采樣率的有效速率循環(huán)開關的能力。幾乎所有的ADC數(shù)據(jù)手冊都會規(guī)定最高采樣率(也稱為輸出速率或吞吐率)下的功耗。

三個類似的集成多工器的ADC可以在1ms的時間內(nèi)測量16個模擬輸入，有效采樣率均為1ksample/s(圖2) 。在最高采樣率下，ADC #1在3Msamples/s的采樣率下消耗的功率為8.3mW，ADC #2在1Msamples/s的采樣率下消耗的功率為6.0mW，ADC #3在300ksamples/s的采樣率下消耗的功率為4.7mW。

圖2：三個SAR ADC可以在1ms的時間內(nèi)測量16個模擬輸入。

只看數(shù)據(jù)手冊首頁時，功耗最差的似乎是3Msample/s ADC。但是進一步研究其有功功率、關斷(或待機)功率和有效的采樣率之后，很明顯，選擇采樣率較高的ADC實際上更為合適。