3 多DSP并行處理結(jié)構(gòu)的實(shí)現(xiàn)
ADSP-21161N具有設(shè)計(jì)多處理器系統(tǒng)的功能，包括總線控制仲裁、對(duì)其它ADSP-21161N的內(nèi)部存儲(chǔ)器和IOP寄存器的訪問(wèn)等。在多個(gè)ADSP-21161N共享總線式多處理機(jī)系統(tǒng)中，任何一個(gè)處理器都可成為總線控制者。
實(shí)現(xiàn)一個(gè)典型的多DSP并行處理結(jié)構(gòu)，各處理器的三大總線要全部相連。圖2給郵一個(gè)基本的多處理器系統(tǒng)結(jié)構(gòu)圖。在多系統(tǒng)中，某一時(shí)刻總線由主處理器控制，并且主處理器驅(qū)動(dòng)所總線。由于民多處理器后，包括片內(nèi)存儲(chǔ)器以及IOP寄存器在內(nèi)的所有地址空間是統(tǒng)一編址的，因此事實(shí)上只有兩個(gè)節(jié)點(diǎn)（處理器或外設(shè)）在同時(shí)刻在總線上活動(dòng)，而此刻總線對(duì)于其它節(jié)點(diǎn)來(lái)諳阻塞的。這，其它接口點(diǎn)能通過(guò)鏈路口或者FLAG標(biāo)志口進(jìn)行點(diǎn)對(duì)點(diǎn)通信來(lái)交換數(shù)據(jù)和消息。
在多處理器系統(tǒng)中，各控制線上除主DSP外的其它所有節(jié)點(diǎn)都屬于負(fù)載，所以對(duì)于每一根控制線來(lái)說(shuō)都是一個(gè)多負(fù)載的連接，必須在每個(gè)DSP附近接串接電阻以增強(qiáng)驅(qū)動(dòng)能力，否則會(huì)由于驅(qū)動(dòng)能力不足而導(dǎo)致所進(jìn)行的操作失效。另外在所有低電平有效的一上應(yīng)接上拉電阻，以保證在沒(méi)有進(jìn)行操作時(shí)從DSP以及外接不會(huì)接收到虛假的指令。由于本系統(tǒng)是一個(gè)獨(dú)立的結(jié)構(gòu)，并沒(méi)有與外部主機(jī)相連，故主機(jī)接口控制線在各DSP相連的情況下，應(yīng)像其它未用管腳一樣根據(jù)ADI技術(shù)文檔的要求進(jìn)行處理。而本結(jié)構(gòu)與外部的通信可以通過(guò)同步串口工者在總線上掛接一片雙端口RAM來(lái)進(jìn)行。
另外多處理器系統(tǒng)的時(shí)鐘、復(fù)位步問(wèn)題一個(gè)決定系統(tǒng)工作正常與否的關(guān)鍵問(wèn)題，各DSP的復(fù)位信號(hào)可同時(shí)接到看門(mén)狗的輸出端。時(shí)鐘信號(hào)必須在阻抗可控的傳輸線中傳輸，為保證各DSP的時(shí)鐘信號(hào)之間不存在相位差，或者說(shuō)相位差在系統(tǒng)允許的范圍內(nèi)，一般應(yīng)采取始端連接的方式。圖3給出串聯(lián)傳線分配時(shí)鐘的例子，它允許在不同的路徑中存在延時(shí)，每個(gè)設(shè)備必須在線的終端。傳路徑必須均勻分布，以使各路徑上的傳輸延遲相互匹配。匹配的反相器必須在同一IC上，且相互之間的時(shí)間滯后差必須小于1ns。
并行處理系統(tǒng)的硬件結(jié)構(gòu)搭建好后，如何才能很好地發(fā)揮其超強(qiáng)的處理能力，則要靠軟件的設(shè)計(jì)來(lái)實(shí)現(xiàn)。為適應(yīng)計(jì)算任務(wù)的多樣性，可以采用1片ADSP-21161N作任務(wù)管理器，另外5片ADSP-21161N作運(yùn)算器的主、從式拓?fù)浣Y(jié)構(gòu)。這樣做還有利于實(shí)現(xiàn)指令間的流水處理，提高執(zhí)行效率。而軟件實(shí)現(xiàn)是可以根據(jù)具體的要求來(lái)完成，考慮到系統(tǒng)的高速、高效、實(shí)時(shí)性，軟件可采用ADSP-21161N匯編語(yǔ)言進(jìn)行編程。
本文以通用高速實(shí)時(shí)信號(hào)處理系統(tǒng)的設(shè)計(jì)為應(yīng)用背景，提出了一種由6片ADSP-21161N構(gòu)成的并行處理結(jié)構(gòu)。它充分利用ADSP-21161N芯片本身支持多處理器并行運(yùn)算的特點(diǎn)構(gòu)成了式多處理器結(jié)構(gòu)，并輔以鏈路口互取決的點(diǎn)到點(diǎn)通信、FLAG標(biāo)志互連的消息傳送等靈活多樣的通信方式，具有運(yùn)算能力強(qiáng)、I/O帶寬寬、通信手段方便多樣、能靈活地改變拓?fù)浣Y(jié)構(gòu)、可擴(kuò)民有、通用性強(qiáng)等特點(diǎn)。以此并行處理結(jié)構(gòu)為核心輔之高數(shù)據(jù)采集系統(tǒng)，快捷用高速FPGA作為系統(tǒng)控制設(shè)計(jì)實(shí)現(xiàn)了通用高速實(shí)時(shí)信號(hào)處理系統(tǒng)。實(shí)驗(yàn)表明，這種并行計(jì)算結(jié)構(gòu)易于控制，工作效率高，并且穩(wěn)定可靠。
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