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          TI與MIT提出0.6V DSP設計

          作者: 時間:2011-03-07 來源:網(wǎng)絡 收藏

          )與麻省理工學院()共同在2011年)上提出了一款工藝的移動應用處理器---可在下運行的超低功耗處理器。

          本文引用地址:http://www.ex-cimer.com/article/257891.htm

          工藝節(jié)點上的低功耗處理器,需要從電路形式和存儲器的優(yōu)化到定制低功耗時鐘線 的系統(tǒng)級設計方法”。低功耗設計領域?qū)<摇?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/MIT">MIT教授Anantha Chandrakasan說:“該芯片使用了低功耗設計方法學,以確保在超低電壓下可處理智能手機應用程序

          該文描述了一種處理極低功耗設計問題的方法。在低電壓下,深亞微米工藝節(jié)點MOS管片內(nèi)閾值電壓的隨機偏差會導致電路功能出錯。

          在設計中還存在靜態(tài)時序的問題,標準元件的分布延時在低壓下不再是高斯隨機變量。

          的這篇文章中說:“傳統(tǒng)的基于高斯分布的統(tǒng)計靜態(tài)時序分析(SSTA)工具,在電壓下對延時存在10-70%的低估。而一種新的統(tǒng)計靜態(tài)時序分析技術可以將時序設計的精確度改進到小于8%”。精確分析低功耗時序的能力可以避免過大的設計余量,以降低對面積和高壓工作性能的影響。

          (譯自Electronicsweekly>,原作者Richard Wilson)



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