Cadence數(shù)字與定制/模擬工具通過臺(tái)積電16FF+制程的認(rèn)證，并與臺(tái)積電合作開發(fā)10納米FinFET工藝

　　全球知名電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司今日宣布，其數(shù)字和定制/模擬分析工具已通過臺(tái)積電公司16FF+制程的V0.9設(shè)計(jì)參考手冊(Design Rule Manual，DRM) 與SPICE認(rèn)證，相比于原16納米FinFET制程，可以使系統(tǒng)和芯片公司通過此新工藝在同等功耗下獲得15%的速度提升、或者在同等速度下省電30%。目前16FF+ V1.0認(rèn)證正在進(jìn)行中，計(jì)劃于2014年11月實(shí)現(xiàn)。Cadence也和臺(tái)積電合作實(shí)施了16FF+ 制程定制設(shè)計(jì)參考流程的多處改進(jìn)。此外，Cadence也在與TSMC臺(tái)積電合作10納米FinFET制程，Cadence的技術(shù)已經(jīng)為支持早期投入10納米的定制設(shè)計(jì)做好準(zhǔn)備。

　　Cadence定制/模擬和數(shù)字設(shè)計(jì)實(shí)現(xiàn)和簽收工具已獲得臺(tái)積電驗(yàn)證，客戶通過高性能的參考設(shè)計(jì)流程能實(shí)現(xiàn)最快速的設(shè)計(jì)收斂。通過16FF+認(rèn)證的Cadence工具包括：Encounter® 數(shù)字設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)(Digital Implementation System)、Tempus™ 時(shí)序Signoff解決方案、Voltus™ IC電源完整性解決方案、Quantus™寄生參數(shù)提取解決方案 (Quantus™ QRC Extraction Solution)、Virtuoso® 定制設(shè)計(jì)平臺(tái)、Spectre®仿真平臺(tái)、物理驗(yàn)證系統(tǒng)、Litho 物理分析儀和CMP 預(yù)報(bào)器。

　　CDRF的優(yōu)化內(nèi)容包括一個(gè)整合進(jìn)Virtuoso 模擬設(shè)計(jì)環(huán)境GXL的臺(tái)積電專用應(yīng)用程序編程接口(API)，能加快統(tǒng)計(jì)仿真流程，一種利用模塊生成器(ModGen)技術(shù)的新的設(shè)計(jì)方法學(xué)，用來設(shè)計(jì)FinFET器件陣列，以避免密度梯度的影響，同時(shí)更引入電氣預(yù)知設(shè)計(jì)(EAD)平臺(tái)在設(shè)計(jì)實(shí)現(xiàn)過程中實(shí)時(shí)地提取和分析寄生效應(yīng)和電遷移(EM)錯(cuò)誤。流程中使用到的Cadence工具包括Virtuoso定制設(shè)計(jì)平臺(tái)、集成的在線物理驗(yàn)證系統(tǒng)、物理驗(yàn)證簽收系統(tǒng)、Quantus寄生參數(shù)提取方案、Spectre仿真平臺(tái)、Voltus-Fi定制電源完整性解決方案和Litho電子分析工具。

　　Cadence在今天也宣布了針對(duì)臺(tái)積電16納米FinFET+的一系列IP，如需了解更多相關(guān)信息，請(qǐng)點(diǎn)擊Click here

　　臺(tái)積電設(shè)計(jì)基礎(chǔ)架構(gòu)市場部高級(jí)總監(jiān)李碩表示：“我們和Cadence密切合作認(rèn)證工具，讓客戶受益于臺(tái)積電16納米FinFET+制程的高性能和低功耗。我們的設(shè)計(jì)工具和制造工藝都經(jīng)過了測試，以確保他們能無縫的協(xié)同工作，讓客戶能夠?qū)崿F(xiàn)減少迭代和提升可預(yù)測性。除此之外，我們還在積極地和Cadence合作10納米FinFET制程，我們雙方的聯(lián)合流程已經(jīng)為早期的定制設(shè)計(jì)做好了準(zhǔn)備。”

　　Cadence資深副總裁兼首席策略官徐季平博士表示：“創(chuàng)新是我們公司秉承的核心精神，也是我們持續(xù)投資與合作伙伴臺(tái)積電共同開發(fā)16納米和10納米FinFET技術(shù)的主要原因，臺(tái)積電和Cadence緊密合作力求突破，讓我們的客戶始終站在芯片技術(shù)的最前沿。全球最新移動(dòng)設(shè)備的供應(yīng)商早已受益于16納米FinFET+設(shè)計(jì)流程，進(jìn)而準(zhǔn)備采用10納米FinFET技術(shù)，以克服設(shè)計(jì)的復(fù)雜度、加快上市時(shí)間。”