耦合電感技術(shù)的優(yōu)勢(shì)

摘要：本文通過分析耦合電感技術(shù)優(yōu)勢(shì)，比較耦合電感技術(shù)與傳統(tǒng)電感技術(shù)的設(shè)計(jì)對(duì)比，利用耦合電感提高系統(tǒng)性能。

引言

　　耦合電感常用于多相電流紋波相抵消的技術(shù)優(yōu)勢(shì)。使用普通分立式電感時(shí)，一般只在多相降壓轉(zhuǎn)換器輸出抵消電流紋波。當(dāng)這些電感通過磁耦合時(shí)，電流紋波抵消作用到所有電路元件：MOSFET、電感線圈、PCB走線^[1-6] 。所以，所有相開關(guān)操作僅影響到單相，從而減小電流紋波幅值、頻率倍增。減小電流波形的RMS有助于提高電源轉(zhuǎn)換效率，或減小磁元件、獲得較快的瞬態(tài)響應(yīng)，并進(jìn)而減小輸出電容需求。

耦合電感與傳統(tǒng)電感設(shè)計(jì)的對(duì)比

　　傳統(tǒng)非耦合降壓轉(zhuǎn)換器的峰-峰電流紋波可表示為式1，其中V_IN為輸入電壓，V_O為輸出電壓，L為電感，D為占空比(對(duì)于降壓轉(zhuǎn)換器，D = V_O/V_IN)，F(xiàn)s為開關(guān)頻率。

   (式1)

　　對(duì)于帶有耦合電感的降壓轉(zhuǎn)換器，當(dāng)D < 1/Nphases時(shí)，電流紋波為式2;其中ρ = Lm/Lk為耦合系數(shù)(Lm為勵(lì)磁電感或互感;Lk為漏感)，Nphases為耦合相數(shù)[6]。該式僅限于D < 1/Nphases的情況，通常滿足大多數(shù)應(yīng)用，例如將V_IN = 12V轉(zhuǎn)換為核電壓(0.5V至2.5V)。通過式2，很容易看到電路和磁元件參數(shù)對(duì)電流紋波抵消的影響。

(式2)

　　與式1相比，式2中的附加乘數(shù)取決于應(yīng)用條件，隨占空比、耦合系數(shù)以及耦合相數(shù)變化。圖1所示為分別采用210nH分立或耦合電感的4相降壓轉(zhuǎn)換器的歸一化電流紋波。用最大電流紋波對(duì)電流紋波進(jìn)行歸一化，即D = 0.5時(shí)分立電感的紋波(所以D = 0.5時(shí)，分立電感的歸一化電流紋波為1)。如曲線所示，對(duì)于12V轉(zhuǎn)換為1.8V的典型應(yīng)用，D = 0.15。

　　從圖1可以看出，所有電源電路中由于采用耦合電感使得紋波電流大幅抵消。注意，在有些占空比下，電流紋波抵消明顯大于D = 0.15的情況。耦合電感的幾條曲線說明了耦合系數(shù)Lm/L的影響：Lm/L = 3 - 7范圍內(nèi)的耦合比較實(shí)用，有些Lm/L值比較理想化、不太現(xiàn)實(shí)，例如10和100。如果采用分立電感的初始設(shè)計(jì)比較合理，電流紋波可以接受，那么采用耦合電感可以減小電感值并達(dá)到D = 0.15下同等的電流紋波。這種條件下，50nH/相的耦合電感可提供與210nH分立電感同等的電流紋波，如圖2所示。

　　相同的峰-峰電流紋波對(duì)應(yīng)同等的電流波形RMS，使得所有支路的導(dǎo)通損耗和開關(guān)損耗相近，效率也相近。帶來的優(yōu)勢(shì)是：50nH電感的瞬態(tài)性能比210nH提高4倍以上，而且，您可以徹底脫離大數(shù)值、不可靠、價(jià)格昂貴且體積較大的輸出電容，只是留下本已存在的高性能陶瓷電容。

　　注意，對(duì)于具有快速瞬態(tài)響應(yīng)的設(shè)計(jì)，陶瓷電容總是必需的。因?yàn)橹挥械虴SR和ESL的電容能夠滿足負(fù)載快速變化時(shí)的瞬態(tài)要求。通常增加大電容來解決分立電感的低電流擺率和相關(guān)的能量?jī)?chǔ)存問題。如果是采用耦合電感，僅僅陶瓷電容就足以滿足多數(shù)要求。

　　耦合電感的優(yōu)勢(shì)不止于此。耦合電感設(shè)計(jì)為負(fù)耦合，當(dāng)各相電流相等時(shí)，來自所有線圈的互感磁通彼此抵消。后一種情況通常出現(xiàn)在多相應(yīng)用，尤其是采用電流模式控制的架構(gòu)。只有漏磁通將能量?jī)?chǔ)存在耦合電感中，所以圖2所示例子的能量?jī)?chǔ)存對(duì)應(yīng)于50nH/相(而非210nH/相)。這意味著，與分立式電感相比，耦合電感小得多，并且/或者具有較高的額定飽和電流。

　　針對(duì)將12V轉(zhuǎn)1V、為微處理器供電的典型4相方案，對(duì)兩種磁元件配置進(jìn)行比較：商用的高效分立電感FP1308R3-R21-R與 50nH耦合電感CL1108-4-50TR-R，網(wǎng)上提供相應(yīng)的數(shù)據(jù)資料[7-8]。假設(shè)分立電感在PCB的最小距離為0.5mm，分立電感所占電路板面積大約為722mm2;耦合電感則只需大約396mm，已經(jīng)能夠提供好得多的性能，如圖3所示。同時(shí)，分立電感在室溫+25℃時(shí)Is = 80A (無疑在較高溫度下更差)，而耦合電感在+105℃時(shí)的飽和電流高于110A/相。可實(shí)現(xiàn)占位面積減小1.8倍以上，飽和電流提高1.5倍以上。

　　為了更好地體會(huì)耦合電感的尺寸優(yōu)勢(shì)，可考慮在該4相方案中使用分立電感(物理尺寸更窄)，但這樣的電感會(huì)降低額定飽和電流，或者電感值比210nH小。后一種情況將進(jìn)而增大電流紋波、降低效率。

　　假設(shè)為理想耦合(即Lm/Lk極大)，可簡(jiǎn)化式2用來降低磁耦合電流紋波的乘數(shù)，將式2簡(jiǎn)化為式3[3]。可以明顯看出這種耦合方案的優(yōu)勢(shì)與Nphases的關(guān)系，當(dāng)然在很大程度上也與占空比相關(guān)。更確切地說，針對(duì)不同應(yīng)用，可以從占空比D = 0或D = 1區(qū)域獲取更大優(yōu)勢(shì)。

   (式3)

　　現(xiàn)在介紹利用耦合電感優(yōu)勢(shì)的方法。耦合電感電流紋波抵消的式2可歸納為式4。