EDA迎戰(zhàn)SoC的對策

Synopsys公司董事長兼首席執(zhí)行官Aart De Geus博士是位EDA業(yè)的領軍人物，他因把邏輯綜合技術從理論轉入成功的商業(yè)運用，而被列為20世紀最后25年中對電子業(yè)影響最大的產業(yè)領袖之一。 7月初，適逢Geus博士來華，記者有幸聽到了他對SoC(系統(tǒng)芯片)時代EDA業(yè)發(fā)展的看法。

答：目前雖然整個經濟環(huán)境慢下來，但Synopsys一直發(fā)展良好。如今公司3200人左右，營業(yè)額達7億美元，而實際股票市值已超過10億美元。公司多年來的持續(xù)發(fā)展，主要歸功于在研發(fā)方面投入很大，每年投入超過20%，保證了Synopsys在所專注的領域內保持了技術的領先性。

雖然Synopsys從邏輯綜合開始，但現(xiàn)在在仿真、靜態(tài)時序、IP方面、系統(tǒng)級設計方面也都居于領導地位。另外還有測試。

三年半年前，我們意識到需要把布局和邏輯綜合、前端設計結合到一起。原因是到0.25mm，門延時和線延時基本相等。到0.18mm以下，線延時已超過門延時，導致了設計方法的根本性變革。結果以前兩步走的方式(先邏輯綜合，后布局布線)，現(xiàn)在要變成一步走的方式，叫物理綜合。

這對Synopsys意味著新的領域和新的挑戰(zhàn)。去年公司在物理綜合方面做了很大的投資，發(fā)布了革命性的產品——Physical Compiler，取得了170個成功芯片（tape out）的設計；今年6月又發(fā)布了Route Compiler，主要是單元布局后布線的，這個技術給Synopsys提供了完整的從上面的邏輯綜合到布局布線的完整解決方案。

問：SoC設計對傳統(tǒng)EDA的挑戰(zhàn)是什么？

答：一，由于芯片規(guī)模很大，所以有很多門，需要更大的容量；二，由于規(guī)模更大，需要很多層次化的設計工具，而傳統(tǒng)的工具在這方面做得不夠；三，關于IP(知識產權），包括如何設計重用、驗證及解決測試問題；四，一方面規(guī)模大，所以希望工程師從RTL往上走；另一方面有硅工藝方面的問題，必須往下走，關心由于工藝細化引起的晶體管級的問題。

問：Synopsys的戰(zhàn)略是什么？

答：Synopsys主要重視兩個領域，一是提供完整的從RTL(寄存器傳輸級)到GDSⅡ(版圖設計的一種標準）的設計的解決方案；二是提供驗證的解決方案。同時做IP、設計重用、測試等相關技術領域的工具。

如果看到0.13mm或0.10mm，特別是在信號完整性分析方面會面臨很大挑戰(zhàn)。一個問題是串擾，一根線會對相鄰的另一根線的時延產生串擾。Synopsys已經發(fā)布Primetime-SI，能幫助分析芯片的串擾。過去三年，Synopsys逐漸從前端為主的公司，變成RTL到GDSⅡ的完整的解決方案公司。

另一個是驗證。原因芯片越大，設計芯片所花的精力越大。要考慮晶體管級、門級、RTL級到系統(tǒng)級的解決方案。Synopsys一方面致力于仿真器技術的提高；另一方面投資支持仿真器相關產品的研發(fā)，比如Vera產品的成功使用對仿真效率的提高有非常大的幫助。另外中國特別感興趣的是CoCentric System Studio，因為中國很多人從事通信研究。

IP和設計重用方面，設計重用是解決SoC設計的唯一辦法。因為任何一個SoC一定集成了DSP核或處理器核，如何設計、驗證、測試等，如何把別人的核集成到自己的設計中，都是很大的挑戰(zhàn)。

另一方面是測試，按照目前的趨勢，將來測試晶體管的成本要比制造晶體管的成本大。解決辦法是在設計中，把智能測試設計放到你的設計中來，將能夠降低你的測試方面的成本開銷?！?/font>