低功耗SoC存儲(chǔ)器設(shè)計(jì)選擇

當(dāng)今的設(shè)計(jì)師面對(duì)無(wú)數(shù)的挑戰(zhàn)：一方面他們必須滿足高技術(shù)產(chǎn)品不斷擴(kuò)展的特性需求，另一方面卻不得不受到無(wú)線和電池裝置的電源限制。沒(méi)有任何技術(shù)在這方面的要求比SoC的設(shè)計(jì)更為明顯，在這種設(shè)計(jì)中，高級(jí)工藝比從前復(fù)雜的多。然而，上述技術(shù)造成了新的電源問(wèn)題?，F(xiàn)代SoC系統(tǒng)的關(guān)鍵之一就是：嵌入存儲(chǔ)器在芯片中的比例在不斷增長(zhǎng)。當(dāng)存儲(chǔ)器開(kāi)始主導(dǎo)SoC時(shí)，應(yīng)用節(jié)能技術(shù)使存儲(chǔ)器獲得系統(tǒng)電源變得十分重要。
重要問(wèn)題之一就是：在系統(tǒng)結(jié)構(gòu)方面，是嵌入系統(tǒng)存儲(chǔ)器還是把存儲(chǔ)器放在SoC之外。在以前的技術(shù)中，電源不是要考慮的一個(gè)主要因素，而成本是決定是否嵌入存儲(chǔ)器的主導(dǎo)因素。
傳統(tǒng)的DRAM在外部存儲(chǔ)器中占主導(dǎo)地位，因?yàn)樗绕渌愋偷拇鎯?chǔ)器具有更低的成本。隨著時(shí)間的推移，DRAM的價(jià)格已經(jīng)由PC機(jī)的高速緩存需求來(lái)推動(dòng)。因此，中密度的同步DRAM SDRAM已經(jīng)在合理的價(jià)位上廣泛應(yīng)用。但是最近，PC業(yè)正在向大密度DDR DRAM過(guò)渡。伴隨著這個(gè)過(guò)渡，適合嵌入式系統(tǒng)應(yīng)用的DRAM價(jià)位已經(jīng)上升，使得外部存儲(chǔ)器比以前有更低的成本效益。
嵌入式存儲(chǔ)器比外部存儲(chǔ)器有更多的系統(tǒng)電源要求。通常，功率預(yù)算基于每一個(gè)芯片而不是全部系統(tǒng)功耗?？紤]到整個(gè)功率預(yù)算，適當(dāng)?shù)碾娫捶峙淇梢詫?shí)現(xiàn)有效的電源使用。
假設(shè)一個(gè)嵌入式系統(tǒng)具有一個(gè)基于SoC 的處理器和4Mb的存儲(chǔ)器。該存儲(chǔ)器接口有32條數(shù)據(jù)線和20條地址和控制線。假設(shè)一半信號(hào)在某一時(shí)刻轉(zhuǎn)變，那么需要考慮26個(gè)信號(hào)的電源問(wèn)題。這些信號(hào)有一個(gè)8-10pF的有效負(fù)載，具體如下：
?4pF為輸出驅(qū)動(dòng)器，包括靜電保護(hù)；
?1pF為輸出；
?2pF為輸入緩沖器，包括靜電保護(hù)；
?1pF為輸入；
?小于2pF為引線和PCB線。
計(jì)算出電源分配為1/2CV2。假定I/O電壓是2.5 V ，存儲(chǔ)器工作在100MHz ，在進(jìn)行存儲(chǔ)操作時(shí)，I/O的功耗大約是81mA。 從電池需求的角度來(lái)看，這顯然太多了。
過(guò)去，成本決定是否嵌入存儲(chǔ)器，而如今無(wú)線和電池供電應(yīng)用的要求更加青睞系統(tǒng)存儲(chǔ)器的嵌入。
主用和待機(jī)功率
當(dāng)規(guī)劃低功率操作時(shí)，重要的是檢查各種存儲(chǔ)器的因素，既要檢查主用操作也要檢查待機(jī)操作。通常的一種低功率做法就是盡可能地使存儲(chǔ)器“休眠”或者處于待用模式下。以往的應(yīng)用依賴于小量使用時(shí)間和大量的停機(jī)時(shí)間，從電源管理方面看，這適合于休眠的方法?，F(xiàn)在的應(yīng)用則依賴于要求更多時(shí)間的新特征。例如，一個(gè)2G手機(jī)的功能主要由無(wú)線通信的呼叫和呼叫管理功能組成。對(duì)協(xié)議堆棧、菜單系統(tǒng)和便箋簿，一個(gè)2Mb的SRAM就足夠了。相對(duì)而言，3G手機(jī)支持?jǐn)?shù)據(jù)業(yè)務(wù)、WEB瀏覽器、音頻播放器和MPEG-4視頻等服務(wù)。這些手機(jī)要求多達(dá)16Mb的SRAM。這些需求增加了存儲(chǔ)器功率的需要。
當(dāng)今的設(shè)計(jì)師能夠選擇各種各樣的嵌入式存儲(chǔ)器技術(shù)。包括6個(gè)晶體管存儲(chǔ)器(6T)、嵌入式DRAM(eDRAM)和1T-SRAM。實(shí)際中，要考慮各種技術(shù)的優(yōu)點(diǎn)來(lái)做出適當(dāng)?shù)臎Q定。
當(dāng)功率是一個(gè)主要考慮因素時(shí)，成本就是一個(gè)不能被忽視的因素。成本將直接轉(zhuǎn)化到芯片面積中——存儲(chǔ)器越小，越節(jié)省成本。6T存儲(chǔ)器由一個(gè)包含6個(gè)晶體管的閉鎖存儲(chǔ)器單元組成。很多晶體管轉(zhuǎn)變成一個(gè)大單元，導(dǎo)致存儲(chǔ)器是其競(jìng)爭(zhēng)對(duì)手的大約2倍。1T-SRAM和 eDRAM由單個(gè)晶體管、單個(gè)電容器單元(1T1C)組成，產(chǎn)生了一個(gè)緊湊的存儲(chǔ)器單元。這兩種技術(shù)的工藝是不同的，eDRAM要求更昂貴的工藝，而1T-SRAM則使用一個(gè)標(biāo)準(zhǔn)的邏輯工藝。
主用功率是指存儲(chǔ)器讀寫訪問(wèn)所消耗的功率。6T單元，具有一個(gè)閉鎖的結(jié)構(gòu)，因?yàn)橛虚T閉鎖的動(dòng)作和更大的單元尺寸，所以將耗費(fèi)更多的功率。另外，大型的6T通常包括產(chǎn)生高節(jié)點(diǎn)電容和汲取更大功率的長(zhǎng)金屬線。相比而言，eDRAM和1T-SRAM通過(guò)存儲(chǔ)器單元中的電容充放電來(lái)讀寫數(shù)據(jù)。1T1C單元的小尺寸導(dǎo)致了線長(zhǎng)度更小、節(jié)點(diǎn)電容更低，消耗更低的功率。另外，1T-SRAM使用了更短金屬線并節(jié)省功率的多庫(kù)結(jié)構(gòu)。
待機(jī)功率是指沒(méi)有讀或?qū)懺L問(wèn)存儲(chǔ)器時(shí)所消耗的功率。隨著精細(xì)的幾何工藝(013mm甚至更小)的到來(lái)，漏電已經(jīng)成為主要考慮因素。據(jù)估計(jì)，對(duì)于第一代芯片，泄漏電流將平均增加7.5倍。在嵌入式存儲(chǔ)器中，門泄漏相對(duì)于待機(jī)功率已不容忽視。
每一種存儲(chǔ)器技術(shù)處理待機(jī)功率的方法是不一樣的。從理論上講，6T已經(jīng)有最佳的待機(jī)功率，因?yàn)殚]鎖的存儲(chǔ)器消耗的功率可以忽略不計(jì)。但是，因?yàn)?T單元的基本結(jié)構(gòu)，它仍然受到漏電流的影響。0.13mm及以下的6T泄漏產(chǎn)生了比0.18mm及以上的6T存儲(chǔ)器陣列高得多的待機(jī)電流。使用電路技術(shù)改進(jìn)6T泄漏時(shí)，在先進(jìn)工藝中使用6T設(shè)計(jì)常常會(huì)受待機(jī)電流的影響。
eDRAM和1T-SRAM沒(méi)有相似的漏電效果。電池單元更小， 在設(shè)計(jì)中沒(méi)有泄漏的途徑。1T1C單元引起的待機(jī)功率的主要原因是需要刷新逐漸衰減的電容充電所需的電流。eDRAM在待機(jī)期間使用一個(gè)標(biāo)準(zhǔn)刷新操作以保持?jǐn)?shù)據(jù)。1T-SRAM技術(shù)使用一個(gè)內(nèi)部待機(jī)模式來(lái)提供最佳刷新，這個(gè)刷新導(dǎo)致待機(jī)功率大大小于6T泄漏或者eDRAM刷新。■ (軍庫(kù)譯)