IC競(jìng)技在設(shè)計(jì)— 訪Mentor Graphics公司CEO兼董事會(huì)主席 Walden C. Rhines

今天，半導(dǎo)體行業(yè)正在發(fā)生急劇而重大的變化。例如，今年1月，NXP(前Philips半導(dǎo)體)宣布退出Crolles 2的開發(fā)，轉(zhuǎn)而依靠與TSMC(臺(tái)積電)的合作來推進(jìn)工藝開發(fā)；集設(shè)計(jì)、制造一體化的集成器件制造商(IDM)—TI也改變了初衷，宣布到45nm時(shí)，數(shù)字CMOS將走fab-lite(輕晶圓廠)道路；Freescale宣布改投IBM陣營(yíng)……如果大廠商們不去開發(fā)自己的工藝技術(shù)，那又如何使自己產(chǎn)品具有鮮明特色呢？答案是：他們打算在設(shè)計(jì)方面添加更多的特色，形成差異化。

如今，fabless成了潮流所向。市場(chǎng)調(diào)查公司IC Insights的報(bào)告指出，從1998年到2006年，fabless公司增加了6倍，銷售額占整個(gè)市場(chǎng)的比例從6.7%提高到20.0%。IC設(shè)計(jì)創(chuàng)造特色主要包括以下幾種舉措：

系統(tǒng)架構(gòu)—系統(tǒng)架構(gòu)更直接地進(jìn)入到設(shè)計(jì)之中。傳統(tǒng)上，上層的系統(tǒng)設(shè)計(jì)者設(shè)計(jì)算法、規(guī)定架構(gòu)，然后一組設(shè)計(jì)師拿著打印好的性能規(guī)范，用Verilog、VHDL或者某種語言來實(shí)現(xiàn)，甚至做出原理圖。變換是完全手工的，先在Verilog中描述，經(jīng)過仿真驗(yàn)證后，繪制版圖，然后得到芯片。新的設(shè)計(jì)方法可使速度大幅提升，在高層，如ANSI C++，仿真速度可以快上萬倍。

IP—傳統(tǒng)上，IP供應(yīng)商具有鮮明特色，要么是系統(tǒng)芯片(SoC)開發(fā)商能夠很好地理解架構(gòu)，從而能很好地運(yùn)用IP，抑或，有比競(jìng)爭(zhēng)對(duì)手豐富或效率更高的ASIC庫(kù)，便可以提供復(fù)雜的功能?，F(xiàn)在IP業(yè)已經(jīng)是增長(zhǎng)率高達(dá)20％的大行業(yè)了。大開發(fā)商即使有能力，也不得不收集大的IP模塊，因?yàn)橹挥羞@樣，才能更快速地實(shí)現(xiàn)新的功能，保證獨(dú)立性和功能上的與眾不同。

實(shí)現(xiàn)效率—過去，你請(qǐng)到優(yōu)秀的設(shè)計(jì)者，就可以開發(fā)出最佳的設(shè)計(jì)?，F(xiàn)在難度加大了，我們?cè)?jīng)使用原理圖捕捉，后來又使用門級(jí)設(shè)計(jì)和RTL級(jí)設(shè)計(jì)，如今大多數(shù)廠商已認(rèn)識(shí)到，下一步要向System Verilog轉(zhuǎn)移，將帶來設(shè)計(jì)驗(yàn)證方面的高效率。

低功耗—在所有層次都要實(shí)現(xiàn)低功耗。從架構(gòu)上進(jìn)行優(yōu)化，降低功耗的幅度最大；RTL級(jí)可以通過行為級(jí)的電源管理等措施來減少功耗；具體設(shè)計(jì)級(jí)則努力通過布線等技巧來進(jìn)一步擠出功耗，雖然節(jié)省功耗有限，但也必不可少。

制造成品率—成品率的量度在傳統(tǒng)上是基于面積的，是顆粒帶來的缺陷。最近幾年，隨著特征尺寸變得越來越小，其他效應(yīng)也開始影響到成品率，特別是干涉、衍射、反射、再反射等光學(xué)效應(yīng)。人們采取的對(duì)策，是引入一組所謂的推薦設(shè)計(jì)規(guī)則。當(dāng)然，還需要設(shè)計(jì)者與芯片制造商(foundry)合作，但foundry不會(huì)告訴全世界其工藝是什么，因?yàn)橐胱龀鏊麄兊膶Ｓ行蕴厣?BR>
總之，公司擁有獨(dú)特的工藝技術(shù)，就必須通過設(shè)計(jì)技術(shù)，這就是創(chuàng)新。讓芯片所采用的架構(gòu)具有獨(dú)特性，在芯片中融入具有專有性的IP模塊，實(shí)現(xiàn)低功耗、高性能，或者低成本，或者高成品率。