IC競技在設計— 訪Mentor Graphics公司CEO兼董事會主席 Walden C. Rhines

今天，半導體行業(yè)正在發(fā)生急劇而重大的變化。例如，今年1月，NXP(前Philips半導體)宣布退出Crolles 2的開發(fā)，轉而依靠與TSMC(臺積電)的合作來推進工藝開發(fā)；集設計、制造一體化的集成器件制造商(IDM)—TI也改變了初衷，宣布到45nm時，數字CMOS將走fab-lite(輕晶圓廠)道路；Freescale宣布改投IBM陣營……如果大廠商們不去開發(fā)自己的工藝技術，那又如何使自己產品具有鮮明特色呢？答案是：他們打算在設計方面添加更多的特色，形成差異化。

如今，fabless成了潮流所向。市場調查公司IC Insights的報告指出，從1998年到2006年，fabless公司增加了6倍，銷售額占整個市場的比例從6.7%提高到20.0%。IC設計創(chuàng)造特色主要包括以下幾種舉措：

系統(tǒng)架構—系統(tǒng)架構更直接地進入到設計之中。傳統(tǒng)上，上層的系統(tǒng)設計者設計算法、規(guī)定架構，然后一組設計師拿著打印好的性能規(guī)范，用Verilog、VHDL或者某種語言來實現，甚至做出原理圖。變換是完全手工的，先在Verilog中描述，經過仿真驗證后，繪制版圖，然后得到芯片。新的設計方法可使速度大幅提升，在高層，如ANSI C++，仿真速度可以快上萬倍。

IP—傳統(tǒng)上，IP供應商具有鮮明特色，要么是系統(tǒng)芯片(SoC)開發(fā)商能夠很好地理解架構，從而能很好地運用IP，抑或，有比競爭對手豐富或效率更高的ASIC庫，便可以提供復雜的功能。現在IP業(yè)已經是增長率高達20％的大行業(yè)了。大開發(fā)商即使有能力，也不得不收集大的IP模塊，因為只有這樣，才能更快速地實現新的功能，保證獨立性和功能上的與眾不同。

實現效率—過去，你請到優(yōu)秀的設計者，就可以開發(fā)出最佳的設計。現在難度加大了，我們曾經使用原理圖捕捉，后來又使用門級設計和RTL級設計，如今大多數廠商已認識到，下一步要向System Verilog轉移，將帶來設計驗證方面的高效率。

低功耗—在所有層次都要實現低功耗。從架構上進行優(yōu)化，降低功耗的幅度最大；RTL級可以通過行為級的電源管理等措施來減少功耗；具體設計級則努力通過布線等技巧來進一步擠出功耗，雖然節(jié)省功耗有限，但也必不可少。

制造成品率—成品率的量度在傳統(tǒng)上是基于面積的，是顆粒帶來的缺陷。最近幾年，隨著特征尺寸變得越來越小，其他效應也開始影響到成品率，特別是干涉、衍射、反射、再反射等光學效應。人們采取的對策，是引入一組所謂的推薦設計規(guī)則。當然，還需要設計者與芯片制造商(foundry)合作，但foundry不會告訴全世界其工藝是什么，因為要想做出他們的專有性特色。

總之，公司擁有獨特的工藝技術，就必須通過設計技術，這就是創(chuàng)新。讓芯片所采用的架構具有獨特性，在芯片中融入具有專有性的IP模塊，實現低功耗、高性能，或者低成本，或者高成品率。