Cadence發(fā)布了一系列用于加快數(shù)字系統(tǒng)級芯片的新設(shè)計(jì)產(chǎn)品

今天在硅谷的CDNLive!用戶會議上，Cadence向領(lǐng)先的半導(dǎo)體設(shè)計(jì)者和經(jīng)理們展示了自己的45nm設(shè)計(jì)流程。其對應(yīng)的產(chǎn)品Cadence Encounter®數(shù)字IC設(shè)計(jì)平臺7.1版本將于今年10月發(fā)布。

“在極為精細(xì)的工藝尺寸下，傳統(tǒng)設(shè)計(jì)流程已經(jīng)無法提供精確的可預(yù)測性，這迫使設(shè)計(jì)師要么過度限制他們的設(shè)計(jì)，要么承擔(dān)可制造性問題的風(fēng)險，”Cadence DFM市場部副總裁Mike McAweeney說?！巴ㄟ^在實(shí)現(xiàn)流程中對一些主要的制造過程進(jìn)行建模以及提前優(yōu)化，我們正在降低總體設(shè)計(jì)時間，并提高設(shè)計(jì)師對于芯片可按照設(shè)計(jì)意圖運(yùn)作的信心。通過這種技術(shù)，Cadence帶來了‘設(shè)計(jì)即所得’的能力，讓設(shè)計(jì)師重新獲得制造可預(yù)測性?！?/P>

實(shí)現(xiàn)：高級硅工藝的設(shè)計(jì)糾正

標(biāo)準(zhǔn)的IC設(shè)計(jì)需要考慮的事項(xiàng)通常都是制造的多變性，這可能會導(dǎo)致良品率遭到巨大影響。過去這些問題通過保守的“物理設(shè)計(jì)規(guī)則”來避免，它可以防止實(shí)現(xiàn)流程做出任何可能存在風(fēng)險的結(jié)構(gòu)。然而，在65納米乃至45納米以及更高級的工藝節(jié)點(diǎn)下，所需的“規(guī)則”將過于保守，以至于會嚴(yán)重限制IC性能，以及不必要地提高芯片面積——而這仍然無法避免所有問題。

Cadence這次發(fā)布的新技術(shù)為高級工藝節(jié)點(diǎn)設(shè)計(jì)制定了新的方案，它超越了“規(guī)則”，直接對制造過程中的一些主要部分進(jìn)行建?！绻饪谭ā⒒瘜W(xué)機(jī)械拋光（CMP）、以及隨機(jī)變化，并使用這些模型通過預(yù)防、分析與優(yōu)化過程做出準(zhǔn)確的可制造型設(shè)計(jì)。

為防止SoC應(yīng)用中的光刻違例，Cadence NanoRoute®布線器加入了新的技術(shù)，能夠避免布線中總的光刻錯誤，可立即將光刻“熱點(diǎn)”中的錯誤降低50～80%。Cadence Encounter QRC Extraction已增強(qiáng)用來支持高級工藝模型進(jìn)行準(zhǔn)確的統(tǒng)計(jì)寄生效應(yīng)。對于全定制應(yīng)用程序，Cadence Virtuoso®定制設(shè)計(jì)平臺的新功能將“推薦的”規(guī)則作為起始點(diǎn)，進(jìn)一步進(jìn)行分析和優(yōu)化。精確的光刻分析是通過Cadence光刻物理分析器（Cadence Litho Physical Analyzer）完成的，這是之前 Clear Shape Technologies公司的InShape技術(shù)，最近剛被Cadence收購。所有殘留的光刻熱點(diǎn)都是使用基于格點(diǎn)和基于圖形的兩種方式混合進(jìn)行優(yōu)化，后者可以實(shí)現(xiàn)極為精細(xì)的優(yōu)化和互聯(lián)改良。

這種技術(shù)的最終結(jié)果是在光掩模階段不需要對設(shè)計(jì)進(jìn)行過多的光刻修正——它實(shí)際上是已經(jīng)被修正好了。

CMP和隨機(jī)變化也是通過類似的方法進(jìn)行管理，使用全新的Cadence CMP Predictor分析，使用智能金屬填充和常用的多corner時序優(yōu)化法進(jìn)行優(yōu)化。

制造簽收：基于模型及統(tǒng)計(jì)時序分析

Cadence采用全套最終分析技術(shù)，能夠保證設(shè)計(jì)在制造出來之后的功能準(zhǔn)確性。關(guān)鍵的光刻和CMP部分是使用Cadence Litho Physical Analyzer和CMP Predictor進(jìn)行分析。對于時序分析，則是采用Cadence Encounter Timing System GXL中全新的統(tǒng)計(jì)時序分析系統(tǒng)。

Encounter Timing System GXL比起多數(shù)65納米設(shè)計(jì)流程使用的傳統(tǒng)多corner時序分析主要有兩大優(yōu)勢。首先，Encounter Timing System GXL避免了與“corners”相關(guān)的悲觀性，其中有很多都是理論上可行但實(shí)際上可行性越來越低——這是典型的非“設(shè)計(jì)即所得”的癥狀。其次，Encounter Timing System GXL比起其他的工具只要用很少的時間就可以在多種情景下分析時序。

“工藝的變化性是我們在進(jìn)行次65納米設(shè)計(jì)時碰到的主要問題，當(dāng)今基于corner的設(shè)計(jì)流程過于悲觀，已經(jīng)導(dǎo)致芯片性能降低，”日本半導(dǎo)體技術(shù)學(xué)院研究中心（STARC）開發(fā)一部副總裁兼總經(jīng)理Nobuyuki Nishiguchi說，“我們已經(jīng)在使用Cadence Encounter統(tǒng)計(jì)時序分析、優(yōu)化和定性，這已經(jīng)有一年多的時間了，我們非常確信它有能力帶來卓越的成品質(zhì)量，并提高良品率。我們的全面測試已經(jīng)證明Encounter統(tǒng)計(jì)時序分析是快速而精確的，并且它完美融入到了Encounter簽收分析與實(shí)現(xiàn)環(huán)境中，使其成為目前最完整的統(tǒng)計(jì)時序技術(shù)?！?/P>

TSMC 8.0參考流程等常見晶圓廠流程均支持Cadence Litho Physical Analyzer、 CMP Predictor、Cadence Encounter QRC Extraction和Encounter Timing System GXL。