Crolles2聯(lián)盟開發(fā)的超高密度SRAM單元采用45納米低成本低功率普通CMOS體效應技術

Crolles2聯(lián)盟在京都VLSI研討會上宣布的論文，
為未來的低成本、低功耗、高密度消費電路采用超小制程尺寸又添新選擇

日本京都 (2005年 VLSI 研討會) ， 2005年6月15日 - Crolles2聯(lián)盟今天宣讀一篇有關在正常制造條件下采用標準CMOS體效應技術和45納米設計規(guī)則制造面積小于0.25平方微米的六晶體管SRAM位單元的論文*，這個單元尺寸比先前的解決方案縮小了一半。
Crolles2聯(lián)盟是由飛思卡爾半導體(NYSE: FSL, FSL.B)、飛利浦(NYSE: PHG, AEX: PHI)和意法半導體（紐約股票交易所：STM）三家公司組成的研發(fā)聯(lián)盟，1.5-Mbit陣列已經在聯(lián)盟位于法國Crolles的300-mm圓晶試生產線上制造成功。Crolles2聯(lián)盟是業(yè)界最大的研發(fā)聯(lián)盟之一，在65-nm 和45-nm CMOS設計節(jié)點上居世界領先水平，這篇合作創(chuàng)作的論文強調了聯(lián)盟在研發(fā)上連續(xù)取得的成功。
飛思卡爾半導體的技術總監(jiān)Claudine Simson、飛利浦半導體的技術總監(jiān)Rene Penning de Vries和意法半導體技術總監(jiān)Laurent Bosson都表示："以我們的創(chuàng)新歷史和先進的技術為依托，我們成功地證明了在45納米節(jié)點上制造功能電路和超高SRAM密度的可行性。"
先進的Crolles2圓晶制造線正在300 mm上試產90納米CMOS器件，并計劃于2005年試產65納米CMOS器件。在45納米節(jié)點上取得新成功被視為進入未來的大容量制造工藝的跳板。

滿足納米級的功率挑戰(zhàn)
半導體工業(yè)客戶期望元器件能夠變得更小，集成度和性能更高，而功率變得更低。為了滿足這一市場需求，半導體制造商不斷努力獲得更小的尺寸，而在這一過程中又產生了新的復雜問題，給半導體制造技術帶來了挑戰(zhàn)。
對于每一代新的制造工藝，工程師通常將芯片面積降低二分之一，但是，隨著工藝尺寸減小和氧化層變薄，控制漏電流成為半導體工業(yè)要解決的一個巨大挑戰(zhàn)，特別是對于為電池驅動的產品如手機和MP3播放器設計的CMOS器件，漏電流是一個特別重要的因素。
為了迎接這一挑戰(zhàn)，Crolles2聯(lián)盟正在評估擴展普通的CMOS工藝技術，在45納米節(jié)點制造SRAM單元，同時取得所需的單元和晶體管性能。依靠聯(lián)盟在90和65納米節(jié)點上的技術經驗，工程師開發(fā)出了一個采用現有材料和流程并最大化技術模塊再用率的工藝。Crolles的科學家還在評估其它的一些技術上比標準CMOS邏輯工藝更復雜的不太成熟的解決方案，包括金屬柵極技術和高K（電介質系數）電解質的應用。

利用以前的45納米研發(fā)成果
在IEDM 2004（IEEE國際電子器件研究會）上，聯(lián)盟曾經在一篇論文中論證過采用普通體系結構為45納米低成本應用設計晶體管的可行性，最初的方法是通過限制柵氧化層擴大的同時縮小其特征來控制柵極漏電流，然后利用過程感生應變硅（process-induced strained silicon）來補償隨后的性能損失。
作為高密度集成的一個實際論證，現在這個原則正在被運用到功能性亞0.25平方微米六晶體管SRAM位單元的制造過程。為了加快關鍵層的實現，使開發(fā)階段成本最小化，聯(lián)盟使用了無掩膜蝕刻技術(e-beam)。不過，這種制造工藝完全兼容45納米CMOS制造工藝即將使用的光刻技術。這些功能性45納米SRAM位單元驗證了采用普通制造流程在低成本圓晶上制造超高密度器件的概念。