采用創(chuàng)新思維，Cadence新工具讓45nm IC量產(chǎn)提速！

　　45nm節(jié)點(diǎn)被稱(chēng)為IC設(shè)計(jì)的分水嶺，因?yàn)樵谶@一節(jié)點(diǎn)，不僅半導(dǎo)體材料特性、光刻技術(shù)已經(jīng)接近極限，而且EDA工具也要面臨更高層次抽象、創(chuàng)新平臺(tái)、DFM、多電源域等諸多新挑戰(zhàn)，針對(duì)這一節(jié)點(diǎn)上的EDA工具開(kāi)發(fā)需要更多創(chuàng)新的思維和策略。因?yàn)樘魬?zhàn)很多，所以業(yè)界人士對(duì)45nm的芯片設(shè)計(jì)和制造未來(lái)憂(yōu)心忡忡。不過(guò)，欣喜的是，在9月11日硅谷的CDNLive!用戶(hù)會(huì)議上，Cadence向領(lǐng)先的半導(dǎo)體設(shè)計(jì)者和經(jīng)理們展示了自己的45nm設(shè)計(jì)流程。其對(duì)應(yīng)的產(chǎn)品Cadence Encounter數(shù)字設(shè)計(jì)平臺(tái)因采用了創(chuàng)新的思維和策略，已經(jīng)可以很好地應(yīng)對(duì)45nm的種種制造挑戰(zhàn)。這一次，科學(xué)技術(shù)再次將半導(dǎo)體技術(shù)的發(fā)展推向新的高度！

　　Cadence公司IC Digital & Power Forward全球副總裁徐季平博士在接受電子工程專(zhuān)輯采訪(fǎng)時(shí)表示：“當(dāng)IC設(shè)計(jì)節(jié)點(diǎn)變的更小的時(shí)候，最大的挑戰(zhàn)是如何精確的預(yù)測(cè)，如果你預(yù)測(cè)的準(zhǔn)確，則能享受新技術(shù)帶來(lái)的好處。所以我們的新工具基于三個(gè)步驟，一是預(yù)防、二是計(jì)算三是優(yōu)化?！彼硎具@種基于模型的多樣化設(shè)計(jì)技術(shù)加快高級(jí)IC的量產(chǎn)速度，實(shí)現(xiàn)“設(shè)計(jì)即所得。該解決方案的一大特點(diǎn)是將統(tǒng)計(jì)學(xué)的知識(shí)帶入到EDA工具中，并將IC制造時(shí)的工藝因素也在芯片設(shè)計(jì)階段的考慮范圍。

　　Cadence這次發(fā)布的新技術(shù)為高級(jí)工藝節(jié)點(diǎn)設(shè)計(jì)制定了新的方案，徐季平稱(chēng)：“它完成了“規(guī)則”不能完成的分析。”，它直接對(duì)制造過(guò)程中的一些主要部分進(jìn)行建模——例如光刻、化學(xué)機(jī)械拋光（CMP）、以及隨機(jī)變化，并使用這些模型通過(guò)預(yù)防、分析與優(yōu)化過(guò)程做出準(zhǔn)確的可制造型設(shè)計(jì)。

　　他針對(duì)45nm的設(shè)計(jì)仔細(xì)解釋了這個(gè)解決方案的特點(diǎn)。他指出：“在45nm以下工藝，制造的多樣性會(huì)嚴(yán)重影響芯片的良率。例如，設(shè)計(jì)出的電路和實(shí)際制造的電路可以如下圖所示?！?

　　他指出：“這種多樣性可以造成22%的時(shí)序錯(cuò)誤，可以引發(fā)300%的漏電功耗問(wèn)題?！?

　　徐季平強(qiáng)調(diào)45nm主要解決光刻機(jī)械和制造引發(fā)的問(wèn)題。為防止SoC應(yīng)用中的光刻違例，Cadence NanoRoute布線(xiàn)器加入了新的技術(shù)，能夠避免布線(xiàn)中總的光刻錯(cuò)誤，可立即將光刻“熱點(diǎn)”中的錯(cuò)誤降低50～80%。對(duì)于全定應(yīng)用程序，Cadence Virtuoso定制設(shè)計(jì)平臺(tái)的新功能將“推薦的”規(guī)則作為起始點(diǎn)，進(jìn)一步進(jìn)行分析和優(yōu)化。精確的光刻分析是通過(guò)Cadence光刻物理分析器完成的，這是之前 Clear Shape Technologies公司的InShape技術(shù)，最近剛被Cadence收購(gòu)。所有殘留的光刻熱點(diǎn)都是使用基于格點(diǎn)和基于圖形的兩種方式混合進(jìn)行優(yōu)化，后者可以實(shí)現(xiàn)極為精細(xì)的優(yōu)化和互聯(lián)改良。

　　所以，整個(gè)解決方案由三步曲組成：1、對(duì)光刻效果預(yù)測(cè)。2、光刻精確計(jì)算和和對(duì)CMP分析。3、進(jìn)行優(yōu)化。

　　可以看到，經(jīng)過(guò)優(yōu)化后，基本上消除了錯(cuò)誤。

　　他指出，Cadence的Litho Physical Analyzer和Litho Electrical Analyzer不但可以指出由風(fēng)險(xiǎn)的設(shè)計(jì)電路，還可以自動(dòng)進(jìn)行修正，如下圖所示。這種技術(shù)的最終結(jié)果是在光掩模階段不需要對(duì)設(shè)計(jì)進(jìn)行過(guò)多的光刻修正——它實(shí)際上是已經(jīng)被修正好了。

　　徐季平指出：在45nm節(jié)點(diǎn)，CMP對(duì)電路的電性能有很大的影響，因?yàn)樾酒砻娴陌纪箷?huì)導(dǎo)致走線(xiàn)線(xiàn)徑和長(zhǎng)短的差異，采用Cadence的CMP Predictor可以計(jì)算出芯片表面的變化。它還可以計(jì)算出走線(xiàn)過(guò)于集中的部分以避免出現(xiàn)電氣干擾。經(jīng)過(guò)這樣的預(yù)測(cè)就可以采取有針對(duì)性的措施了，例如在薄的地方可以加銅或其他材料。

　　他表示目前TSMC、IBM、UMC、特許等都在使用這個(gè)工具。

　　因?yàn)槊總€(gè)半導(dǎo)體設(shè)備都有差異，而且針對(duì)每個(gè)晶圓其制造性能也有差異，在解決時(shí)序預(yù)測(cè)方面，他指出Cadence采取的是基于統(tǒng)計(jì)學(xué)的技術(shù)。而傳統(tǒng)EDA工具只考慮最壞和最好情況下的特性，但是在45nm節(jié)點(diǎn)以下要考慮能工作的“或然域”。

　　他透露目前這個(gè)工具（Encounter SSTA）已經(jīng)獲得了TSMC、STARC和一些IDM的認(rèn)證。

　　他用一個(gè)金字塔模型表示了45nm DFM解決方案。

　　他指出熱分析工具已經(jīng)整合到TSMC的工具中，是IC制造中最先要考慮的問(wèn)題。它會(huì)影響其他流程。他表示通過(guò)Cadence的這個(gè)工具，可以讓45nm設(shè)計(jì)者實(shí)現(xiàn)“設(shè)計(jì)即所得”，簡(jiǎn)化高性能、可制造型納米設(shè)計(jì)的設(shè)計(jì)過(guò)程。

　　目前SoC設(shè)計(jì)越來(lái)越普遍，徐季平指出利用這個(gè)工具也可以解決模擬/混合信息設(shè)計(jì)方面的挑戰(zhàn)。針對(duì)EDA工具日益復(fù)雜的趨勢(shì)，他還指出，EDA的終極目標(biāo)就是要讓用戶(hù)使用方便并提升自動(dòng)化程度，Cadence一直就在眾多合作伙伴合作朝這個(gè)目標(biāo)發(fā)展。以這個(gè)解決方案為例，這是Cadence公司有史以來(lái)發(fā)布的涉及領(lǐng)域最多的產(chǎn)品。