采用靈活的汽車FPGA提高片上系統(tǒng)級集成和降低物料成本

　　汽車制造商們堅持不懈地改進車內(nèi)舒適性、安全性、便利性、工作效能和娛樂性，反過來，這些努力又推動了各種車內(nèi)數(shù)字技術(shù)的應(yīng)用。然而，汽車業(yè)較長的開發(fā)周期卻很難跟上最新技術(shù)的發(fā)展，尤其是一直處于不斷變化中的車內(nèi)聯(lián)網(wǎng)規(guī)范，以及那些來自消費市場的快速興起和消失的技術(shù)，從而造成了較高的工程設(shè)計成本和大量過時。向這些組合因素中增加低成本目標、擴展溫度范圍、高可靠性與質(zhì)量目標和有限的物理板空間，以及汽車設(shè)計中存在的挑戰(zhàn)，最多使人進一步感到沮喪?？删幊踢壿嬈骷?(PLD)，如現(xiàn)場可編程門陣列 (FPGA) 和復(fù)雜 PLD (CPLD)，已經(jīng)登場亮相，且被證明是一種靈活、成本有效和可行的技術(shù)解決方案，并可提供比目前采用的傳統(tǒng)硬件解決方案更好的上市時間。

　　汽車設(shè)計的商業(yè)方面正變得越來越重要。在一項基于 391 種不同尺寸設(shè)計的哈佛大學(xué)研究中人們發(fā)現(xiàn)，平均 ASIC SOC 設(shè)計需要十四到二十四人月，而平均 FPGA 設(shè)計則需要六到十二人月。這是在開發(fā)時間方面存在的 55% 的平均差距，這表示可以通過 FPGA 設(shè)計加快時間關(guān)鍵設(shè)計的上市速度，同時還可降低設(shè)計成本和開銷。另一項通常不被計入開發(fā)成本

　　公式的主要因子是 NRE(非重發(fā)性設(shè)計成本)和掩膜費用。在 90 納米工藝技術(shù)節(jié)點上，一套 ASIC SOC 掩膜組的平均成本在 100 萬美元到 150 萬美元之間，而這些成本隨每次工藝尺寸的縮小而加倍。同時，由于采用這些更小技術(shù)進行設(shè)計的復(fù)雜度提高，因缺陷或版圖問題而必須對 ASIC SOC 設(shè)計進行芯片改版的機會亦提高至接近 40%。* 設(shè)計工程師必須把這兩個問題結(jié)合在一起看作一種潛在風(fēng)險和附加成本。這可能是為什么 2000 年至 2003 年間全球 ASIC 設(shè)計啟動減少約 50% 并繼續(xù)逐年下降的關(guān)鍵原因之一。

　　可編程邏輯器件 (PLD) 如 FPGA 和 CPLD 等提供了最大的硬件靈活性。由于這些器件具有可重編程的本性，開發(fā)者得以享受從原型一直到生產(chǎn)階段隨時更新設(shè)計的便利。由于 PLD 設(shè)計通過軟件位流來進行編程，因而使快速設(shè)計修改變得容易而直接，且不存在 NRE 或掩膜成本。

　　由于 PLD 在邏輯密度和封裝遷移方面均具有可伸縮性，因此它們允許設(shè)計者進行全面的修改而仍保持正確的引腳和邏輯密度。這可實現(xiàn)出色的單位邏輯價格成本點和針對每個設(shè)計專門定制的引腳數(shù)量。PLD 設(shè)計由硬件描述語言 (HDL) 組成，以實現(xiàn)面向嵌入式處理器的邏輯和 C 源文件。這些設(shè)計源文件可用于實現(xiàn)和重配置任何 PLD，任意次數(shù)。設(shè)計者還可利用已有設(shè)計或設(shè)計的特定部分在新項目中重用。這種可伸縮性和代碼的重用性避免了產(chǎn)品過時淘汰并可降低成本，因為開發(fā)者可以快速和輕易地升級其設(shè)計，使之面向最新的低成本器件。我們發(fā)現(xiàn)在汽車設(shè)計領(lǐng)域有一個普遍的誤解，就是以為 FPGA 對于生產(chǎn)而言太貴了。五年以前，一百萬系統(tǒng)門售價在 45 美元左右。今天，同樣的一百萬系統(tǒng)門器件售價不足 10 美元，而更小的 10 萬系統(tǒng)門設(shè)計售價不足 3 美元，從而允許將多個組件大規(guī)模集成到單個器件內(nèi)?，F(xiàn)在已完全能夠?qū)?FPGA 納入全面生產(chǎn)并達到汽車市場所要求的系統(tǒng)成本目標。

　　PLD 的可編程本性還提供了另一水平的優(yōu)勢——車內(nèi)可編程性和重編程性。設(shè)備車內(nèi)可編程性支持在產(chǎn)品部署后也可對其算法和功能進行升級。由于目前的遠程信息處理和視頻圖像識別系統(tǒng)還處在研究與開發(fā)的早期階段，因此現(xiàn)場可升級的能力將會是一種至關(guān)重要的資產(chǎn)。隨著技術(shù)——如圖像處理算法——隨時間而改進，硬件升級將可在大約幾分鐘內(nèi)完成，而無須重新設(shè)計 ASSP 或設(shè)計一款新的電路板。

　　例如，在儀表組和中心堆疊顯示設(shè)計中，LVDS(低壓差分信號)收發(fā)器已為汽車設(shè)計者提供了實現(xiàn)平板顯示器 (FPD) 應(yīng)用所需的低噪聲、高速信號接口。最近，RSDS(低擺幅差分信號)信號接口已被各家顯示器制造商采用。這種新的信號傳輸技術(shù)比 LVDS 具有許多優(yōu)點，包括較低動態(tài)功耗、進一步降低的輻射 EMI、減小的總線寬度、高噪聲抑制和高吞吐率。再一次，PLD 的動態(tài)本性為開發(fā)者帶來優(yōu)選優(yōu)勢。PLD 支持眾多 I/O 信號標準，為開發(fā)者提供在其設(shè)計中整合新興技術(shù)如 RSDS 等的選擇。通過快速適應(yīng)變化的標準和采用最新及最大的技術(shù)，公司可為自己創(chuàng)造上市時間優(yōu)勢，確保對任何競爭對手保持優(yōu)勝。

　　在汽車設(shè)計的可靠性方面，有許多因素需要考慮。雖然 ISO-TS16949 認證早已為市場所知，設(shè)計者仍需更深入一步了解。許多公司通過第三方分包商進行生產(chǎn)。設(shè)計者必須確保供應(yīng)商本身是經(jīng)過認證的。否則，該提供商的設(shè)計和操作流程即未達到工業(yè)標準。在汽車遠程信息處理應(yīng)用中，AEC-Q100 汽車 IC 應(yīng)力測試鑒定與 PPAP 文檔化也是必須遵循的。

　　回到技術(shù)方面，使用 PLD 還將提高可靠性。雖然 LVDS 發(fā)射器與接收器配對在市場上早有供貨，但采用 PLD 可讓開發(fā)者將收發(fā)器集成在單個器件內(nèi)。PLD 不僅提供了各種集成信號傳輸功能，而且還集成了源和終端電阻。通過消除大量分立元件，設(shè)計者可以減少元件數(shù)量，從而簡化 PCB，實現(xiàn)可靠得多的信號傳輸結(jié)構(gòu)。最終結(jié)果將是一個更為成本有效和可靠的系統(tǒng)。

　　PLD 不僅可集成信號傳輸能力，而且還提供了將整個系統(tǒng)包含在單個可編程器件上的能力，這也包括處理器。通過將整個設(shè)計放在單個芯片上，設(shè)計者可以減少電路板上的元件數(shù)量及相關(guān)連接，從而構(gòu)成一個可伸縮、便攜和可靠的系統(tǒng)。例如，色溫是車載顯示器開發(fā)者需要面對的許多圖像增強問題之一。世界上的不同區(qū)域?qū)ι珳貎?yōu)選參數(shù)的要求不同。通過使用 PLD 創(chuàng)建一種可伸縮的色溫調(diào)節(jié)解決方案，該解決方案可在許多地理區(qū)域內(nèi)使用，支持多種顯示器類型，只需針對地理上優(yōu)選的色溫設(shè)置進行微小的調(diào)節(jié)。平臺可伸縮性和設(shè)計可靠性絲毫未減，同時還可以節(jié)省成本。

　　大多數(shù) PLD 具有內(nèi)置時鐘調(diào)理功能，以便進行占空比校正，和時鐘管理器，以允許進行時鐘控制。時鐘管理器被安置在內(nèi)部專門的低畸變線上，以實現(xiàn)精確的全局性時鐘信號。這種時鐘提供了高速時鐘設(shè)計的完整解決方案，例如圖像處理所需要的那些設(shè)計。抗畸變的內(nèi)部和外部時鐘消除了時鐘分布延遲并提供了高分辨率相移。這些時鐘還具有靈活的頻率綜合功能，可生成輸入時鐘頻率分數(shù)或整數(shù)倍的時鐘頻率?？煽康臅r鐘管理系統(tǒng)對時序和控制電路來滿足不斷增長的顯示需求非常有用。

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　　圖像縮放需求同樣可以采用 PLD 來解決。以實時圖像尺寸調(diào)整為例。線路緩沖器和系數(shù)組可通過塊 RAM 來實現(xiàn)。其他所有東西，包括垂直和水平乘法器、加法樹、定序器與控制等，可使用 PLD 內(nèi)的基本邏輯結(jié)構(gòu)來實現(xiàn)。同時垂直和水平乘法器之間無需進行中間緩沖，因而不存在幀延遲。

　　目前許多汽車遠程信息處理應(yīng)用需要高性能視頻和圖像處理能力。PLD 擁有大量特性，使得它們特別適合處理各種應(yīng)用，如導(dǎo)航系統(tǒng)和后座娛樂/視頻等，純粹從架構(gòu)角度來看，采用 PLD 將提供各種性能優(yōu)勢。例如，F(xiàn)PGA 中的分布式 RAM 用于存儲 DSP 系數(shù)和 FIR 濾波器，可提供高存儲器帶寬。雙端口塊 RAM 針對數(shù)據(jù)緩沖和存儲進行了優(yōu)化，并可用于 FFT 等應(yīng)用。使用由嵌入式乘法器和累加器構(gòu)建的 MAC，PLD 還可每秒執(zhí)行幾十億次 MAC 運算。PLD 中的大量乘法器還可用于創(chuàng)建并行乘法器陣列，支持復(fù)雜的高性能 DSP 任務(wù)，而傳統(tǒng)的 DSP 只能限于執(zhí)行串行處理。嵌入式 SRL16 由寄存器和 LUT 構(gòu)成，支持多通道數(shù)據(jù)路徑的高效實現(xiàn)。通過支持構(gòu)建高效的時分復(fù)用 (TDM) 硬件結(jié)構(gòu)，它們還可極大地提高 FPGA 計算強度。

　　圖 1：傳統(tǒng) DSP 與 FPGA DSP 比較。

　　簡單使用 PLD，開發(fā)者可以充分利用其靈活架構(gòu)和分布式 DSP 資源，如查找表 (LUT)、寄存器、乘法器和存儲器等。通過遍布器件的分布式 DSP 資源、分段式布線和組件使用，F(xiàn)PGA 可以使算法在器件中最佳地實現(xiàn)。例如，設(shè)計者可以調(diào)整陣列的尺寸，使之適合準確的計算要求，特別適用于對圖像進行計算。計算可以對幾組像素進行，例如對離散余弦變換 (DCT) 塊和圖像中的其他塊并發(fā)進行計算，而不必順序掃描整個圖像。而且由于現(xiàn)在處理可以實時完成，因此使用 PLD 時緩沖像素值對存儲器的需求減少。

　　盡管傳統(tǒng)的可編程 DSP 可滿足寬范圍的應(yīng)用，但其具有自己的限制。例如，傳統(tǒng) DSP 受其架構(gòu)束縛，具有固定數(shù)據(jù)寬度和有限的 MAC 單元，因此其串行處理方式限制了其數(shù)據(jù)吞吐率。這迫使系統(tǒng)必須以較高的時鐘頻率運行，以提高數(shù)據(jù)吞吐率，但卻產(chǎn)生了一系列其他挑戰(zhàn)。同時，它采用多個 DSP 來滿足帶寬需求，產(chǎn)生功耗和電路板空間問題。通過使用 PLD，設(shè)計者可以實現(xiàn)解決更高性能、高質(zhì)量、實時顯示器挑戰(zhàn)所需的定制解決方案。PLD，憑借其靈活架構(gòu)和 DSP 資源，可同時支持串行和并行處理。通過選用并行處理，系統(tǒng)具有了在單個時鐘周期內(nèi)最大化其數(shù)據(jù)吞吐率的潛力。再次，設(shè)計者可以調(diào)整陣列的尺寸以適應(yīng)特定的處理需求。

　　那些通常通過定制、離散 ASIC、ASSP 或圖像處理器來解決的問題，找到了在 PLD 中的解決方法。例如，在高分辨率 LCD 監(jiān)視器的伽馬校正需求中有一種 DSP 圖像增強應(yīng)用。伽馬校正控制著圖像的總體亮度。它還會影響某種特定顏色表現(xiàn)的色調(diào)，影響紅到綠到藍的比例。所有圖像源均假定顯示設(shè)備具有非線性的亮度輸入輸出函數(shù)，稱為伽馬函數(shù)，公式為 Vout = Vin^y，其中 y 一般在 2.2 到 2.8 之間。如果這種偏差沒有得到校正，輸出顯示將呈現(xiàn)具有很小色飽和度的蒼白顯示。在 PLD 中，RGB 空間的伽馬校正一般通過動態(tài)更新 LUT 以便在輸出端顯示適當(dāng)?shù)捻憫?yīng)來完成。若把 8 位和 10 位 LUT 近似進行比較，很顯然 10 位分辨率更接近理想的伽馬曲線。

　　采用 10 位 LUT 時這種近似的公式為：

　　X’ = 1023 * (X/256) ^ (1/γ)，其中

　　X’ = R’、G’ 或 B’，10 位校正輸出

　　X = R、G 或 B，8 位未校正伽馬輸入

　　注：如果計算出現(xiàn)小數(shù)結(jié)果，則使用標準的四舍五入法。

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　　經(jīng)過伽馬校正的 30 位 R’G’B’ 輸出需要通過圖像抖動引擎，來找出對輸出到顯示設(shè)備最接近的顏色 24 位 RGB 輸出。有多種圖像抖動算法。通過采用 PLD，開發(fā)者可以對多種算法快速進行比較，以確定哪種算法滿足其應(yīng)用要求。抖動算法還可快速且容易地修改，只需在源代碼中進行算法修改，然后重新配置 PLD 即可。

　　色溫校正器是反饋裝置，它將根據(jù)輸出的顏色響應(yīng)動態(tài)地修改輸入 RGB 值。RGB 輸出的值與黑體輻射色溫進行比較，以動態(tài)確定理想的色溫輸出。

　　這可以在單片 PLD

　　中實現(xiàn)，如下所示。

　　圖 2：伽馬校正。

　　汽車行業(yè)正在迎來其歷史上最激動人心和最具挑戰(zhàn)性的時代。包含新的和快速變化協(xié)議的新模塊不斷實現(xiàn)，這些協(xié)議中有些來自快速演進的消費市場。更苛刻的進度限制使保持汽車行業(yè)的高質(zhì)量和可靠性要求更加困難。靈活和平臺可伸縮的系統(tǒng)級集成逐漸成為必需，以達到低 OEM 模塊成本目標。

　　今天的 PLD 已成為固定邏輯器件的一種可行的替代選擇。PLD 提供商們正在面對汽車市場展示其服務(wù)承諾，這包括推出溫度容限為-40℃到+125℃的封裝和努力達到汽車行業(yè)的嚴格要求，包括 ISO TS 16949 認證，AEC-Q100 鑒定流程和生產(chǎn)件批準程序 (PPAP)。這使得汽車工程師們能夠在對元件質(zhì)量和性能完全放心的情況下，滿足其挑戰(zhàn)性的設(shè)計目標，同時提供快速響應(yīng)不斷變化的汽車和多媒體標準與協(xié)議的能力。