選擇和表征鎖相環(huán)在定時和相位控制中的應(yīng)用

　　鎖相環(huán)(PLL)廣泛應(yīng)用于無線通信，在基站中的主要用途是為發(fā)射器和接收器中的上變頻和下變頻電路提供一個穩(wěn)定的、低噪聲的射頻(RF)本地振蕩器(LO)。鑒于PLL本身的性能，它還可以用于控制其他許多電路中時鐘信號的定時，而且在某些應(yīng)用中，如果使用得當可以代替價格較貴的定時芯片。

　　大多數(shù)高速數(shù)字電路的設(shè)計工程師會在注重相位的應(yīng)用中選擇很貴的定時芯片，因為通常都是對限定頻率范圍(通常是適合SONET/SDH頻率的線路速率)粗略地表征定時指標。相比之下，PLL器件通常覆蓋了很寬的頻率范圍，而且在相位控制或定時應(yīng)用方面通常沒有具體的規(guī)定。部分原因是由于采用無限多的輸入和輸出頻率，而且對它們進行多種可能的倍頻和分頻比的組合。因此其相位延時特性很少有人研究，而且在PLL技術(shù)資料上幾乎從來沒有發(fā)表過。下面推薦了適合各種特定應(yīng)用的PLL器件的特性，因為不同的應(yīng)用需要不同的配置和需求，這可能會提供不同的結(jié)果。為此，本文將介紹在特別注重相位控制的應(yīng)用中為表征PLL器件性能所采用的大量研究和實驗的方法和結(jié)果。

　　兩個不同器件之間的相時延

　　PLL的初始特性包括用相同參考時鐘驅(qū)動的兩個PLL器件的兩個壓控振蕩器(VCO)輸出信號之間的相位滯后的分析。這樣做是因為如果不同器件的Ref到RF的傳播延時偏差很大而且不可預(yù)知的話，由此得出結(jié)論在相位控制應(yīng)用中采用PLL器件實際上是受限制的。最簡單的配置就是采用PLL和外置的VCXO。低頻的PLL可以采用ADI的ADF4001，對于ADF4001，參考(R)和反饋(N)分頻系數(shù)都設(shè)為1。這樣實際上就意味著PLL可以用作時鐘清除電路，這時PLL器件的一種常見應(yīng)用，電路連接如圖1所示。

　　為了確保兩個器件的參考計數(shù)器在盡可能多地相同時間里進行時鐘控制，需要采用一種低噪聲、短上升時間的方波。為了獲得這樣的方波，采用一種高頻的分頻器將984.04 MHz的正弦波經(jīng)過16分頻，輸出一個61.44 MHz的高轉(zhuǎn)換速率的方波。特別重要的一點是保證通過每個PLL的信號從分路器到各器件Refin引腳的傳輸距離應(yīng)該完全相同。這樣才能保證時鐘脈沖以完全相同的時序?qū)蓚€器件嚴格定時。更進一步的考慮就是確保兩個PLL器件的計數(shù)器都在同一時刻復位?？梢韵葘㈩A(yù)設(shè)的內(nèi)容寫入PLL寄存器，然后同時將兩器件的片選(CE)置成高電平以啟動兩顆芯片完成同時復位。這項功能也可以采用軟件的計數(shù)器復位功能來實現(xiàn)。

　　為了保證測量的精度，采用了有源的示波器探頭(P6243)和一個高頻數(shù)字示波器(TDS3054)。這樣，在很大程度上保持了方波的形狀而且有助于兩個波形之間的比較。在示波器上顯示的波形示出了兩個幾乎完全相同的輸出信號之間有60 ps的偏差。

　　完成這種測量的另一種方法就是采用增益和相位檢測器來測量兩個不同信號之間的增益和相位差。在本實驗中，兩個PLL的VCXO輸出都送至增益和相位檢測器的輸入。同樣還要注意保證用于傳送兩個RF信號到增益和相位檢測器輸入端的電纜長度應(yīng)該完全相同。結(jié)果相位輸出端的信號輸出是1.85 V，它超過了產(chǎn)品技術(shù)資料中提供的相當于0°相位誤差的1.8 V預(yù)期等效值。


圖1    相時延電路設(shè)置


圖2 由同相參考時鐘驅(qū)動的兩片ADF4360-7器件的RFoutA輸出

　　Ref到RF的相時延

　　如果已經(jīng)確定不同PLL器件之間從Ref到RF的傳播延遲是類似的，那么下一步的工作應(yīng)該確定Ref和RF VCO 輸出信號之間的相位關(guān)系。人們希望Ref到RF的延遲很低，因為這樣可以更容易地在時鐘清潔和時鐘分配電路中使用器件。

　　在本實驗中，選用了一種帶集成VCO的單芯片整數(shù)N分頻 PLL數(shù)字頻率合成器。該器件ADF4360-7采用一種類似于ADF4001的PLL，但是增加了雙極性前置分頻器(它能增大頻率范圍和分頻系數(shù))以及一個集成的內(nèi)置VCO。本實驗也可以用外部的VCO器件來實現(xiàn)，但是VCO輸出和反饋N分頻器之間的印制線長度會影響其相位關(guān)系。這個參數(shù)對于像ADF4360-7這樣的集成PLL來說是無關(guān)緊要的，因為VCO實際上緊鄰反饋計數(shù)器。

　　可以采用高轉(zhuǎn)換速率的方波作為參考時鐘，這時PLL用作時鐘倍頻器，從而將20.48 MHz輸入整數(shù)倍頻到491.52 MHz，同時再對這個輸出進行2分頻得到245.76 MHz的輸出。為了獲得2.56 MHz的鑒相器(PFD)頻率，利用R計數(shù)器對20.48 MHz的信號進行8分頻。采用高PFD允許使用較小的N值，這對鄰近相位噪聲是最有利的，因為參考時鐘的任何噪聲都會被放大20 log(N)倍，總的反饋系數(shù)為192。為了進行測量，采用和前面實驗一樣的設(shè)備，但是測量時要盡可能地靠近Ref和RF引腳。輸入到輸出的相時延是非常小的(<140 ps)，實際的延遲可能小于用示波器測量到的值。這個延遲值隨著溫度的升高而增大，并且隨溫度的降低而減小(有時候低于0 ps)。電源電壓也會造成類似的變化，但是采用這種配置的實驗已經(jīng)表明在3.0~3.6 V電源電壓范圍和－40℃~＋85 ℃溫度范圍延遲變化總在±500 ps范圍內(nèi)。

　　對于帶有內(nèi)置VCO的兩個單芯片整數(shù)N分頻 PLL頻率合成器，為了提供400 MHz的輸出頻率重復第一個實驗。采用增益和相位檢測器示出兩個信號之間的延遲在相位檢測器可示的范圍內(nèi)是同相的。高速示波器波形(見圖2)基本上證實了這一點。波形中的異常是因為輸出元件的失配，它影響到輸出功耗。但是，對波形峰值的進一步分析表明信號基本上是同相的。

　　建議應(yīng)用

　　ADF4360-x系列提供差分輸出。采用增益和相位檢測器已經(jīng)證實這些輸出具有180°的相位差。用兩片ADF4360-x器件能夠產(chǎn)生正交的LO信號，其中一片相對于另一片提供具有90°相位差的參考頻率。第一片PLL可提供與其VCO有0~180°相位差的輸出信號，而第二片器件可以產(chǎn)生90~270°相位的信號。這可以用于具有4個獨立模數(shù)轉(zhuǎn)換器(ADC)的高頻采樣應(yīng)用中，利用四個不同相位的輸出分別為每個ADC提供編碼時鐘。這樣僅采用一片ADC就可以有效地將采樣速率提高到原來的4倍。

　　結(jié)論和深入工作

　　ADI公司的ADF4xxx PLL適合用于相位控制應(yīng)用中。頻率越高的偏差越難表征，因為電纜長度和傳播延遲的影響都比較重要。但是一般說來，結(jié)果是可預(yù)測、穩(wěn)定和可重復的。