基于Verilog-HDL的軸承振動噪聲電壓峰值檢測
引言
本文引用地址:http://www.ex-cimer.com/article/83375.htm在軸承生產(chǎn)行業(yè)中,軸承振動噪聲的峰值檢測是一項(xiàng)重要的指標(biāo)。以往,該檢測都是采用傳統(tǒng)的模擬電路方法,很難做到1:1地捕捉和保持較窄的隨機(jī)波形的最大正峰值。本文敘述了基于Verilog-HDL與高速A/D轉(zhuǎn)換器相結(jié)合所實(shí)現(xiàn)的快速軸承噪聲檢測方法。
1.1 軸承振動噪聲的產(chǎn)生及檢測
圖1是軸承振動噪聲電壓峰值檢測系統(tǒng)的示意圖。由于加工設(shè)備、技術(shù)、環(huán)境等因素的影響,生產(chǎn)的軸承都程度不同地帶有傷疤。圖1中,假設(shè)某待測軸承有一處傷疤。由于傷痕的存在,軸承在轉(zhuǎn)動過程中,傷疤將與滾珠產(chǎn)生摩擦,從而表現(xiàn)在軸承整個產(chǎn)生微小的振動。這一振動通過加速度傳感器輸出電壓信號,經(jīng)電荷放大器、峰值檢測后,即后得到振動噪聲的峰值電壓。圖2給出了在有傷疤情況下的傳感器輸出電壓波形。
1.2 模擬式的峰值電壓保持電路
以往的軸承振動噪聲峰值電壓檢測,均采用了模擬式的峰值電壓檢測法。圖3示出了由采樣保持電路LF398H構(gòu)成的該類檢測電路。當(dāng)噪聲電壓到來后,采樣信號跟隨模擬信號電壓到峰值處,之后采樣脈沖消失,電路處于保持狀態(tài)。保持電容C上即存儲了模擬信號的峰值電壓Vm。要想較快地跟隨輸入電壓Vin的變化,保持電容C的容量就應(yīng)相對減?。欢鳦的相對減小,又會導(dǎo)致在保持電壓期間,輸出電壓Vout的下降速率加快。這兩者相互矛盾,從而使這種電路難以達(dá)到較高的性能。
1.3 數(shù)字式的峰值電壓檢測
模擬式的峰值檢測電路不易做到高速采樣。采橋保持電路經(jīng)長期使用后,多方面的性能會發(fā)生明顯變化,且不易批量化生產(chǎn);而由數(shù)字電路組成的系統(tǒng)可以做到結(jié)構(gòu)簡單、調(diào)試方便,長期使用不會導(dǎo)致系統(tǒng)性能指標(biāo)的下降。圖4是一種數(shù)字式的峰值檢測系統(tǒng)的組成方案。它由A/D轉(zhuǎn)換部分和數(shù)字電壓的峰值檢測部分組成,接口電路內(nèi)含微處理器,負(fù)責(zé)與微機(jī)進(jìn)行數(shù)據(jù)通信和接收來自微機(jī)的控制信號,并控制檢測系統(tǒng)的工作。根據(jù)應(yīng)用對象的不同,A/D轉(zhuǎn)換器的采樣速率可高達(dá)上百M(fèi)sps[1],并可自帶采樣保持電路。與A/D轉(zhuǎn)換器相接的數(shù)字電壓峰值檢測電路可采用FPGA,其工作速度也中達(dá)上百M(fèi)sps。因此,在信號的處理速度方面兩者都是優(yōu)于傳統(tǒng)的模擬電路方式的。
2 基于Verilog-HDL的峰值電壓檢測方案
2.1 邏輯功能的設(shè)計(jì)
圖5給出了數(shù)字電壓峰值檢測框圖。圖中除了A/D轉(zhuǎn)換器外,虛線部分所示均為FPGA組成的功能模塊。其功能由Verilog-HDL(HDL:硬件描述語言)來實(shí)現(xiàn)[2]。工作原理如下:由A/D轉(zhuǎn)換器取得的數(shù)字電壓送入數(shù)據(jù)緩沖模塊GET_DATA,GET_DATA中的數(shù)據(jù)與來自數(shù)據(jù)存儲模塊DATA_MEM中的數(shù)據(jù)都送入數(shù)據(jù)比較模塊DATA_COMP進(jìn)行比較。如果X端的數(shù)據(jù)大于Y端的數(shù)據(jù),比較標(biāo)志模塊產(chǎn)生標(biāo)志信號,同時該信號將X端的數(shù)據(jù)打入數(shù)據(jù)存儲模塊DATA_MEM中(系統(tǒng)復(fù)位后,DATA_MEM中的數(shù)據(jù)為最小值0),進(jìn)而實(shí)現(xiàn)了保持2個數(shù)據(jù)中較大的一個功能。當(dāng)振動噪聲電壓經(jīng)A/D轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字電壓后,數(shù)據(jù)存儲模塊便依A/D轉(zhuǎn)換的次數(shù)做相應(yīng)次的比較,最終將噪聲電壓的峰并保持下來。VDOUT為數(shù)字式的峰值輸出電壓。
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