在設(shè)計(jì)過程早期發(fā)現(xiàn)并解決問題

在設(shè)計(jì)過程早期發(fā)現(xiàn)并解決問題

在電路和系統(tǒng)設(shè)計(jì)中，需要昂貴的驗(yàn)證周期這一點(diǎn)證明電子設(shè)計(jì)師和 EDA 供應(yīng)商也都是不免要犯錯(cuò)的，所以最好使用能避免大多數(shù)錯(cuò)誤的工具和方法。
　　要 點(diǎn)
　　●  制造能力與工程生產(chǎn)率之間的差距繼續(xù)在加大。
　　●  現(xiàn)在不存在標(biāo)準(zhǔn)的驗(yàn)證方法。
　　●  形式證明可減小設(shè)計(jì)師對(duì)功能驗(yàn)證的依賴性。
　　●  由于深亞微米加工存在許多電子物理學(xué)問題，電路驗(yàn)證的重要性正在增加。
　　設(shè)計(jì)驗(yàn)證需要每個(gè)設(shè)計(jì)小組花費(fèi)大量的時(shí)間和資源。設(shè)計(jì)驗(yàn)證費(fèi)用與設(shè)計(jì)的規(guī)模和設(shè)計(jì)所涉及學(xué)科的多樣性成正比。要求軟硬件協(xié)同設(shè)計(jì)或?qū)τ谑褂脭?shù)字和模擬兩種技術(shù)的設(shè)計(jì)，驗(yàn)證起來最為復(fù)雜。工藝技術(shù)的發(fā)展使工程師可以在外形尺寸遞減的情況下使用更多的門電路。如今，一項(xiàng)普通的設(shè)計(jì)就要使用幾百萬個(gè)門，許多設(shè)計(jì)則使用幾千萬個(gè)門；最先進(jìn)的工藝不久將在一塊集成電路上制作 1 億個(gè)門。
　　驗(yàn)證技術(shù)的發(fā)展落后于半導(dǎo)體制造能力，這是產(chǎn)生設(shè)計(jì)差距的重大因素。但這種困難并非剛剛出現(xiàn)。在將產(chǎn)品交付生產(chǎn)，并提供一套足夠而又高效的測(cè)試程序之前驗(yàn)證一項(xiàng)設(shè)計(jì)的正確無誤，會(huì)遇到種種問題，這些問題至少已經(jīng)存在35 年了。制造能力與設(shè)計(jì)驗(yàn)證之間的差距逐步在擴(kuò)大，因而，驗(yàn)證費(fèi)用也隨著設(shè)計(jì)復(fù)雜度的提高而逐步上升。設(shè)計(jì)驗(yàn)證的目的是保證設(shè)計(jì)正確無誤，但按照設(shè)計(jì)所處的不同開發(fā)階段，這一目的也具有不同的意義。正確無誤就是指符合規(guī)范、設(shè)計(jì)規(guī)則、工業(yè)標(biāo)準(zhǔn)以及企業(yè)設(shè)計(jì)慣例。正確無誤也意味著兩種實(shí)現(xiàn)方法在不同抽象等級(jí)如 RTL（寄存器傳送級(jí)）和門級(jí)上的等效性。
　　設(shè)計(jì)小組還必須保證軟硬件接口協(xié)議的正確設(shè)計(jì)與實(shí)現(xiàn)。盡管上述所列問題給人印象深刻，但只是部分地描述了你必須測(cè)試與驗(yàn)證的可能的設(shè)計(jì)與實(shí)現(xiàn)問題。在 2003 年 9 月 8 日舉行的 Synopsys 公司用戶大會(huì)上，Synopsys 公司主席兼首席執(zhí)行官 Aart de Geus 在主題演說中說，在所有新的 IC 和 ASIC 中，有 61% 需要至少一次反復(fù)。在這些器件中，由于功能邏輯錯(cuò)誤引發(fā)的問題而出差錯(cuò)的占43%；只有 3% 的故障原因用現(xiàn)在的驗(yàn)證技術(shù)無法確認(rèn)。但是，工程師們沒有時(shí)間與資源去發(fā)現(xiàn)并改正所有的設(shè)計(jì)問題。設(shè)計(jì)驗(yàn)證對(duì)產(chǎn)品開發(fā)成本、開發(fā)周期以及開發(fā)難度的影響是很大的。
　　殘缺的風(fēng)景
　　顯然，避免問題的發(fā)生比解決問題更有效，但很少有設(shè)計(jì)團(tuán)隊(duì)贊同這種觀點(diǎn)。例如，VHDL 比 Verilog 更加健全而又定義更嚴(yán)格。使用 VHDL 的設(shè)計(jì)師可以自動(dòng)地避免某些類型的錯(cuò)誤，而 Verilog 的用戶則必須通過驗(yàn)證才能發(fā)現(xiàn)這些錯(cuò)誤，但是，大多數(shù)工程師卻選擇 Verilog，因?yàn)樗子趯W(xué)習(xí)，仿真速度也快于 VHDL。誠(chéng)然，較為簡(jiǎn)單的語言不支持設(shè)計(jì)師開發(fā)復(fù)雜的設(shè)計(jì)時(shí)所需要的更嚴(yán)格方法。這一局限性就是開發(fā) SystemVerilog 和 Verilog 2005 軟件的主要原因。
　　驗(yàn)證工程師不能依賴于一種廣為接受的行業(yè)標(biāo)準(zhǔn)驗(yàn)證方法。驗(yàn)證工具的范圍很寬，從軟件開發(fā)語言，如C語言，到硬件描述語言，如VHDL語言，再到專用測(cè)試語言，如 Synopsys 公司的 OpenVera 和 Verisity 公司的“e”語言，不一而足。這一領(lǐng)域處于不斷變化之中，工具的不穩(wěn)定性直接影響著可反復(fù)使用的模塊和操作規(guī)程的開發(fā)。這一問題在做體系結(jié)構(gòu)級(jí)的抽取時(shí)最為嚴(yán)重，而進(jìn)行這一抽取級(jí)時(shí)，避免錯(cuò)誤或者至少發(fā)現(xiàn)并消除錯(cuò)誤，對(duì)提高利潤(rùn)率大有裨益。
　　NEC 電子公司技術(shù)基礎(chǔ)開發(fā)部總經(jīng)理Kazu Yamada認(rèn)為，驗(yàn)證包括系統(tǒng)驗(yàn)證、邏輯驗(yàn)證和時(shí)序驗(yàn)證三個(gè)主要階段。他堅(jiān)持認(rèn)為，在大多數(shù)單片系統(tǒng)設(shè)計(jì)驗(yàn)證中，最關(guān)鍵的領(lǐng)域是系統(tǒng)驗(yàn)證。由于 NEC 沒能找到一個(gè)滿意的商業(yè)化方案來解決這一問題，因此它開發(fā)了自己的高級(jí)設(shè)計(jì)環(huán)境，以便為其設(shè)計(jì)師和客戶改進(jìn)系統(tǒng)驗(yàn)證。雖然有些方法，如 NEC 公司的方法，可以縮短設(shè)計(jì)時(shí)間，降低開發(fā)成本，但它們遠(yuǎn)不是最佳的。他們使用的工具仍然存在問題。許多年來，EDA 供應(yīng)商的銷售部門業(yè)已指出，一個(gè)客戶在開發(fā)期內(nèi)較早地發(fā)現(xiàn)并解決問題就可節(jié)省一大筆錢。遺憾的是，這些闡述并沒有說明避免錯(cuò)誤的種種好處。實(shí)現(xiàn)這一策略的一種方法就是在最高級(jí)抽取時(shí)進(jìn)行設(shè)計(jì)驗(yàn)證。這一方法很有效，因?yàn)殡S著設(shè)計(jì)的不斷進(jìn)展，將引入越來越多的細(xì)節(jié)，從而使驗(yàn)證問題更大，因此也更難發(fā)現(xiàn)和更難解決。
　　在過去兩年里，驗(yàn)證工具供應(yīng)商之所以把注意力轉(zhuǎn)向工作在規(guī)范方面的設(shè)計(jì)師銷售專業(yè)人員，有兩個(gè)原因：一是產(chǎn)品設(shè)計(jì)和開發(fā)的初始階段是一個(gè)未開發(fā)的市場(chǎng)，二是進(jìn)入這一領(lǐng)域的技術(shù)障礙與財(cái)務(wù)障礙比開發(fā)和推出一個(gè)后端工具（如一個(gè)集成電路布局產(chǎn)品）的要低。為了減小使用上的障礙，許多 EDA 供應(yīng)商正在將軟件編程語言C或它的派生語言如C++或 SystemC，用作電子產(chǎn)品規(guī)范與體系結(jié)構(gòu)設(shè)計(jì)的描述語言。這些供應(yīng)商作出這一決定是基于以下事實(shí)：C語言和與之相關(guān)的 Unix 操作系統(tǒng)都可以廉價(jià)買到，維護(hù)費(fèi)用低，大多數(shù)大學(xué)都使用它進(jìn)行編程教學(xué)。他們指望大多數(shù)電子工程師都在一定程度上熟悉 C 語言。
　　遺憾的是，C語言不具備精確描述一個(gè)電子產(chǎn)品的結(jié)構(gòu)和健全性，C 語言的派生語言C++ 更適用于軟件開發(fā)，但很難掌握和使用。如果輕率地使用C++的功能強(qiáng)大結(jié)構(gòu)，可能會(huì)導(dǎo)致開發(fā)人員難以發(fā)現(xiàn)而且要花很高代價(jià)才能糾正的錯(cuò)誤。SystemC 嘗試把某些硬件結(jié)構(gòu)引入C++，如時(shí)鐘周期和并行性，但仍然無法抓住硬件設(shè)計(jì)的本質(zhì)。因此，C++不能幫助設(shè)計(jì)師，例如，在某一設(shè)計(jì)部分硬件實(shí)現(xiàn)方法和軟件實(shí)現(xiàn)方法之間做出明確的抉擇。使用 SystemC 成功地按時(shí)完成設(shè)計(jì)驗(yàn)證的工程師小組都由高水平的和有經(jīng)驗(yàn)的工程師組成。如何讓普通水平的工程師也能用這一方法還是一個(gè)未知數(shù)。迄今為止的實(shí)驗(yàn)僅僅表明：不管使用什么工具，經(jīng)驗(yàn)都是無法替代的。
　　現(xiàn)在已有更多適用的語言，如 Esterel 技術(shù)公司使用的 Esterel。EDAptive 計(jì)算公司正在開發(fā)基于 Rosetta 語言的工具，而 KeesDA 正在開發(fā)基于 B 方法的工具。Esterel、B 和 Rosetta 都提供定義和規(guī)范設(shè)計(jì)要求與制約因素的健全方法。使用這些工具的工程師發(fā)現(xiàn)，設(shè)計(jì)中出現(xiàn)錯(cuò)誤較少，而且很容易獲得設(shè)計(jì)正確性的形式證明。據(jù) Real Intent 公司總裁兼首席執(zhí)行官 Prakash Narain說，“抽取與分割處理的范例尚未開發(fā)用于功能驗(yàn)證?！彼赋觯骸皵嘌院突谔匦缘囊?guī)范就是實(shí)現(xiàn)抽取與分割處理的最實(shí)際的范例，”但是抽取的設(shè)計(jì)表述則更進(jìn)一步。Narain 認(rèn)為，芯片設(shè)計(jì)工作是一門精確的藝術(shù)，將來會(huì)出現(xiàn)什么樣的抽取和精確的方法尚不清楚。因此，業(yè)界仍在努力發(fā)現(xiàn)錯(cuò)誤——而不是避免錯(cuò)誤。