EDA技術應用與發(fā)展之管窺

　　EDA技術主要是指面向?qū)Ｓ眉呻娐吩O計的計算機技術，與傳統(tǒng)的專用集成電路設計技術相比，其特點有：

　　①設計全程，包括電路系統(tǒng)描述、硬件設計、仿真測試、綜合、調(diào)試、軟件設計，直至硬件系統(tǒng)都由計算機完成；
　?、谠O計技術直接面向用戶，即專用集成電路的被動使用都有同時也可能是專用集成電路的主動設計者；
　?、蹖Ｓ眉呻娐返膶崿F(xiàn)有了更多的途徑，即除傳統(tǒng)的ASIC器件外，還能通過FPGA、CPLD、ispPAC、FPSC等可編程器件來實現(xiàn)，本文主要就后者，簡要介紹EDA技術及其應用最新近的一些發(fā)展。

　　由于在電子系統(tǒng)設計領域中的明顯優(yōu)勢，基于大規(guī)?？删幊唐骷鉀Q方案的EDA技術及其應用在近年中有了巨大的發(fā)展，將電子設計技術再次推向又一嶄新的歷史階段。這些新的發(fā)展大致包括這樣6個方面：①新器件；②新工具軟件；③嵌入式系統(tǒng)設計；④DSP系統(tǒng)設計；⑤計算機處理器設計；⑥與ASIC市場的競爭技術。以下將分別予以說明。

　　1、新器件

　　由于市場產(chǎn)品的需求和市場競爭的促進，成熟的EDA工具所能支持的，同時標志著最新EDA工具所能支持的，同時標志著最新EDA技術發(fā)展成果的新器件不斷涌現(xiàn)，其特點主要表現(xiàn)為：

　?。?）大規(guī)模。邏輯規(guī)模已達數(shù)百萬門，近10萬邏輯宏單元，可以將一個復雜的電路系統(tǒng)，包括諸如一個至多個嵌入式系統(tǒng)處理器、各類通信接口、控制模塊和DSP模塊等裝入一個芯片中，即能滿足所謂的SOPC設計。典型的器件有Altera的Stratix系列、Excalibue系列；Xilinx的Virtex-II Pro系列、Spartan-3系列（該系列達到了90nm工藝技術）。

　?。?）低功耗。盡管一般的FPGA和CPLD在功能和規(guī)模上都能很好地滿足絕大多數(shù)的系統(tǒng)設計要求，但對于有低功耗要法語的便攜式產(chǎn)品來說，通常都難于滿足要求，但由Lattice公司最新推出的ispMACH4000z系列CPLD達到了前所未有的低功耗性能，靜態(tài)功耗20微安，以至于被稱為0功耗器件，而其它性能，如速度、規(guī)模、接口特性等仍然保持了很好的指標。

　　（3）模擬可編程。各種應用EDA工具軟件設計、isp方式編程下載的模擬可編程及模數(shù)混合可編程器件不斷出現(xiàn)。最具代表性的器件是Lattice的ispPAC系列器件，其中包括常規(guī)模擬可編程器件ispPAC10；精密高階低通濾波器設計專用器件ISPPAC80；模數(shù)混合通用在系統(tǒng)可編程器件ispPAC20；在系統(tǒng)可編程電子系統(tǒng)電源管理器件ispPAC-POWER等等。

　?。?）含多種專用端口和附加功能模塊的FPGA。例如Lattice的ORT、ORSO系列器件，含sysHSI SERDES技術的FPGA具有通信速度高達3.7Gbps的SERDES背板收發(fā)器，其中內(nèi)嵌8b/10b編解碼器，以及超過40萬門的FPGA可編程邏輯資源；Altera的Stratix、Cyclone、APEX等系列器件，除內(nèi)嵌大量ESB（嵌入式系統(tǒng)塊）外，還含有嵌入的鎖相環(huán)模塊（用于時鐘發(fā)生和管理）、嵌入式微處理器核等。此外，Stratix系列器件還嵌有豐富的DSP模塊。

　　2、新工具軟件

　　為了適應更大規(guī)模FPGA的開發(fā)，包括片上系統(tǒng)的DSP的開發(fā)，除了第三方EDA公司不斷更新的通用EDA工具外，主要PLD供應商也相繼推出，并適時升級其EDA開發(fā)工具。

　　如Lattice公司從早期的Synario，升級到后來的ispEXPERT System、ispDesignEXPERT System、ispLEVER，直到現(xiàn)在的ispLEVER Advanced System通用EDA工具，可用于開發(fā)Lattice所有的FPGA、FPSC、CPLD和GDX器件。

　　Xilinx推出的最新設計環(huán)境是ISE6.1I，其中增加了許多新的功能，如支持嵌入式系統(tǒng)的Linux開發(fā)，支持混合硬件描述語言綜合設計流程、強化排錯功能、Chip Scope Pro實時調(diào)試器等等。此外還升級了用于軟核嵌入式系統(tǒng)調(diào)試的工具Embedded Developmen Kit和基于FPGA的DSP開發(fā)環(huán)境System Generator for DSP。

　　同樣，Altera也推出了適用于不同設計對象的EDA開發(fā)環(huán)境。其中QuartusⅡ 3.0是一綜合設計環(huán)境，被稱為SOPC（可編程單片系統(tǒng)）升級環(huán)境，它承接了原來MaxplusⅡ的全部設計功能和器件對象外還增加了許多新功能和新的FPGA器件系列，包括一些適用于SOPC開發(fā)的大規(guī)模器件。

　　相對于上述EDA工具，QuartusⅡ含有許多更具特色和更強的實用功能，大致有以下幾點：

　?。?）QuartusⅡ與MATLAB/Simulink和Altera的DSP Builder，以及第三方的綜合器和仿真器相結(jié)合，用于開發(fā)DSP硬件系統(tǒng)；

　　（2）QuartusⅡ與SOPC Builder結(jié)合用于開發(fā)Nios嵌入式系統(tǒng)；

　　（3）QuartusⅡ含實時調(diào)試工具、嵌入式邏輯分析式Signal TapⅡ。

　　隨著邏輯設計復雜性的不斷增加，在計算機上以軟件方式的仿真測試變得更加耗費時間，而不斷需要重復進行的硬件系統(tǒng)的測試同樣變得更為困難。為了解決這些問題，設計者可以將一種高效的硬件實時測試手段和傳統(tǒng)的系統(tǒng)測試方法相結(jié)合來完成。這就是嵌入式邏輯分析儀Signal TapⅡ的使用。它可以隨設計文件一并下載于目標芯片中，用以捕捉目標芯片內(nèi)設計者感興趣的信號節(jié)點處的信號，而又不影響原硬件系統(tǒng)的正常工作?？梢酝ㄟ^兩種方式來使用Signal TapⅡ，一種是直接使用QuartusⅡ3.0中的Signal TapⅡ；另一種方式是通過MATLAB的Simulink和DSP Builder來使用Signal TapⅡ。DSP Builder中包含有Signal TapⅡ模塊，設計者可以使用此模塊設置用于信號探察的事件觸發(fā)器，配置存儲器，并能顯示波形。這可以使用Node模塊來選擇有待監(jiān)測的信號。使用Signal TapⅡ后，當觸發(fā)器運行后，通常要占用部分內(nèi)部RAM，因為在實際監(jiān)測中，將測得的樣本信號暫存于目標器件中的嵌入式RAM（如ESB）中，然后通過器件的JTAG端口和Byte BlasterⅡ下載線將采得的信息傳出，送于PC機進行分析。PC機中送達的數(shù)據(jù)是以文本文件的方式存儲的，并可在Simulink圖上顯示波形；

　?。?）QuartusⅡ含一種十分有效的邏輯設計優(yōu)化技術，即設計模塊在FPGA中指定區(qū)域內(nèi)的邏輯鎖定功能，Logic Lock技術。

　　有FPGA開發(fā)經(jīng)驗的人都會有這樣的體會，原來在硬件測試上十分成功的FPGA設計，結(jié)果在源代碼并沒有任何改變的情況下，僅僅是增加了一點與原程序毫不相干的電路描述，或甚至只改變了某個端口信號的引腳鎖定位置，結(jié)果在綜合適配后，原設計的硬件性能大為下降，如速度降低了，有時甚至無法正常工作。這時，如果比較改變設計前后的Floorplan圖，會發(fā)現(xiàn)芯片內(nèi)部資源的使用情況發(fā)生了巨大的變化。這表明，即使對原設計作極小的改變（更不用說對適配約束條件的改變），都會使適配器對原設計的布線（routing）和布局（placing）策略作大幅改變和調(diào)整。同時，當設計規(guī)模比較大時，人為很難直接介入布線/布局的優(yōu)化。對于由許多基本電路模塊構(gòu)建成的頂層系統(tǒng)的FPGA開發(fā)，類似的問題將更加突出。例如，原來某一基本模塊的FPGA硬件測試十分成功，包括工作性能、速度以及資源利用率等，但當將這些基本模塊連接到一個頂層設計后，即使在同一FPGA中進行測試，也常發(fā)現(xiàn)各模塊以及總系統(tǒng)的性能有所下降，甚至無法工作的情況。事實上，如果能在設計基本模塊時，就固定其布線/布局的原方案，即使在頂層文件的總體適配時，也不改變原來基本模塊的布線/布局及其原來的優(yōu)化方案，就能很好地解決上述棘手的問題。對此，QuartusⅡ提供了這一優(yōu)秀的設計技術，可以將設計好的布線/布局方案。這樣一來，對于一項較大設計中的某一底層模塊，不但在頂層的軟件描述上是一個子模塊，而且在FPGA芯片中總體適配中，此模塊在硬件便類似于ASIC設計中的一個標準模塊，始終能保持自己原來的布線/布局方案，從而在任何大系統(tǒng)中都能保持原有的電路性能，就像一個被調(diào)用的獨立的元件一樣，不會由于頂層系統(tǒng)布線/布局的改變而改變基本模塊的布線/布局結(jié)構(gòu)了。有了邏輯鎖定技術，面對大系統(tǒng)的設計，工程師們就可以將構(gòu)成大系統(tǒng)的各模塊進行分別設計，分別優(yōu)化它們的布線/布局，及適配約束，逐個地使它們分別獲得最佳的工作性能，逐個優(yōu)化交鎖定它們的布線/布局方案，最后把它們連在一起形成性能優(yōu)良的頂層系統(tǒng)。顯然，邏輯設計鎖定技術是SOPC單片系統(tǒng)優(yōu)化設計及IP核成功拼裝應用的有力保證。

　?。?）QuartusⅡ含有將FPGA設計向ASIC設計我縫轉(zhuǎn)移的高效的ASIC設計技術，即Hard Copy技術，對此將在后面做更多的說明。

　　3、在FPGA中植入嵌入式系統(tǒng)處理器

　　目前最為常用的嵌入式系統(tǒng)大多采用了含有ARM的32位知識產(chǎn)權處理器核的器件。盡管由這些器件構(gòu)成的嵌入式系統(tǒng)有很強的功能，但為了使系統(tǒng)更為完備、功能更為強大、對更多任務的完成具有更好的適就萬籟 ，通常必須為此處理器配置許多接口器件，方能構(gòu)成一個完整的應用系統(tǒng)，如除配置常規(guī)的SRAM、DRAM、Flash外，還必須配置網(wǎng)絡通信接口、串行通信接口USB接口、VGA接口、PS/2接口等等。這樣勢必會增加整個系統(tǒng)的體積、功耗，降低了系統(tǒng)的可靠性。但是如果將ARM或其它知識產(chǎn)權核以硬核方式植入FPGA中，利用FPGA中的可編程邏輯資源和IP軟核來構(gòu)成該嵌入式系統(tǒng)處理器的接口功能模塊，就能很好地解決這些問題。對此，Altera和Xilinx公司都相繼推出了這方面的器件。例如，Altera的Excalibur系列FPGA中就植入了ARM922T嵌入式系統(tǒng)處理器；Xilinx的Virtex-ⅡPro系列中植入了IBM PowerPC405處理器。這樣就能使得FPGA的強大的軟件功能有機地相結(jié)合，高效地實現(xiàn)SOC系統(tǒng)。

　　但是，這種將IP硬核植入FPGA的解決方案存在5種不夠完美之處：

　?。?）由于此類硬核多來自第三方公司，F(xiàn)PGA廠商通常無法直接控制其知識產(chǎn)權費用，從而導致FPGA器件價格相對較高；
　?。?）由于硬核是預先植入的，設計者無法根據(jù)實際需要改變處理器的結(jié)構(gòu)，如總線規(guī)模、接口方式，乃至指令形式，更不可能將FPGA邏輯資源構(gòu)成的硬件模塊以指令的形式形成內(nèi)置嵌入式系統(tǒng)的硬件加速模塊（如DSP模塊），以適應更多的電路功能要求；
　?。?）無法根據(jù)實際設計需求在同一FPGA中使用指定數(shù)量的處理器核；
　　（4）無法裁減處理器硬件資源以降低FPGA成本；
　　（5）只能在特定的FPGA中使用硬核嵌入式系統(tǒng)，如只能使用Excalibur系列FPGA中的ARM核，Virtex-ⅡPro系列中的PowerPC核。

　　但是如果利用軟核嵌入式系統(tǒng)處理器就能有效地解決上述不利因素。它們分別是Altera的Nios核與Xilinx的Micro Blaze。特別是前者，使上述5方面的問題得到全面的解決。

　　Altera的Nios核是用戶可隨意配置和構(gòu)建的32位/16位總線（用戶可選的）指令集和數(shù)據(jù)通道的嵌入式系統(tǒng)微處理器IP核，采用Avalon總線結(jié)構(gòu)通信接口，帶有增強的內(nèi)存、調(diào)試和軟件功能（C或匯偏程序程序優(yōu)化開發(fā)功能）；含由First Silicon Solutions（FS2）開發(fā)的基于JTAG的片內(nèi)設備（OCI）內(nèi)核（這為開發(fā)者提供了強大的軟硬件調(diào)試實時代碼，OCI調(diào)試功能可根據(jù)FPGA JTAG端口上接受的指令，直接監(jiān)視和控制片內(nèi)處理器的工作情況）。

　　此外，基于QuartusⅡ平臺的用戶可編輯的Nios核含有許多可配置的接口模塊核，包括：可配置高速緩存（包括由片內(nèi)ESB或外部SRAM或SDRAM，100M以上單周期訪問速度）模塊，可配置RS232通信口、SDRAM控制器、標準以太網(wǎng)協(xié)議接口、DMA、定時器、協(xié)處理器等等。在植入（配置進）FPGA前，用戶可根據(jù)設計要求，利用QuartusⅡ和SOPC Builder，對Nios及其外圍系統(tǒng)進行構(gòu)建，使該嵌入式系統(tǒng)在硬件結(jié)構(gòu)、功能特點、資源占有等方面全面滿足用戶系統(tǒng)設計的要求。Nios核在同一FPGA中被植入的數(shù)量沒有限制，只要FPGA的資源允許，此外Nios可植入的Altera FPGA的系列幾乎沒有限制，在這方面，Nios顯然優(yōu)于Xilinx的Micro Blaze。

　　另外，在開發(fā)工具的完備性方面、對常用的嵌入式操作系統(tǒng)支持方面，Nios都優(yōu)于Micro Blaze。就成本而言，由于Nios是由Altera直接推出而非第三方產(chǎn)品，故用戶通常無需支付知識產(chǎn)權費用，Nios的使用費僅僅是其占用的FPGA的邏輯資源費。因此，選用的FPGA越便宜，則Nios的使用費就越便宜。

　　4、基于FPGA的DSP系統(tǒng)設計

　　在這去很長一段時間內(nèi)，DSP處理器（如T1的TMS320系列）是DSP應用系統(tǒng)核心器件的唯一選擇。盡管DSP處理器具有通過軟件設計能適用于不同功能實現(xiàn)的靈活性，但面對當今迅速變化的DSP應用市場，特別是面對現(xiàn)代能信技術的發(fā)展，早已顯得力不從心了。

　　例如其硬件結(jié)構(gòu)的不可變性導致了其總線的不可改變性，而固定的數(shù)據(jù)總線寬度，已成為DSP處理器一個難以突破的瓶頸。DSP處理器的這種固定的硬件結(jié)構(gòu)特別不適合于當前許多要求能進行結(jié)構(gòu)特性隨時變更的應用場合，即所謂面向用戶型的DSP系統(tǒng)，或者說是用戶可定制型（如利用Nios加FPGA資源構(gòu)成的DSP硬核加速模塊的DSP系統(tǒng)），或可重配置型的DSP應用系統(tǒng)（Customized DSP或Reconfigurable DSP等，即利用FPGA的可重配置特性的DSP系統(tǒng)），如軟件無線電、醫(yī)用設備、導航、工業(yè)控制等方面。至于在滿足速度要求方面，由于采用了順序執(zhí)行的CPU架構(gòu)，DSP處理器則更加不堪重負。

　　面向DSP的各類專用ASIC芯片雖然可以解決并行性和速度的問題，但是高昂的開發(fā)設計費用、耗時的設計周期及不靈活的純硬件結(jié)構(gòu)，使得DSP的ASIC解決方案日益失去其實用性。

　　現(xiàn)代大容量、高速度的FPGA的出現(xiàn)，克服了上述方案的諸多不足。在這些FPGA中，一般都內(nèi)嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、易于測試及硬件升級。

　　在利用FPGA進行DSP系統(tǒng)的開發(fā)應用上，已有了全新的設計工具和設計流程。DSP Builder就是Altera公司推出的一個面向DSP開發(fā)的系統(tǒng)級工具。它是作為Matlab的一個Simulink工具箱（Tool Box）出現(xiàn)的。Matlab是功能強大的數(shù)學分析工具，廣泛用于科學計算和工程計算，可以進行復雜的數(shù)字信號處理系統(tǒng)的建模、參數(shù)估計、性能分析。Simulink是Matlab的一個組成部分，用于圖形化建模仿真。

　　DSP Builder作為Simulink中的一個工具箱，使得用FPGA設計DSP系統(tǒng)完全可以通過Simulink的圖形化界面進行，只要簡單地進行DSP Builder工具箱中的模塊調(diào)用即可。值得注意的是，DSP Builder中的DSP基本模塊是以算法級的描述出現(xiàn)的，易于用戶從系統(tǒng)或者算法級進行理解，甚至不需要十分了解FPGA本身和硬件描述語言。

　　相比之下，常用的數(shù)字信號處理（DSP）的解決方案的問題有：

　　（1）工作速度慢，如TMS320C5402/10/16的處理速度僅0.1GMACs，與其相關的“DSP實驗開發(fā)系統(tǒng)”上的A/D、D/A的工作速度僅有40kHz，屬于語音頻率范圍。對于信號的采樣和輸出頻率范圍都比較低，能完成的實驗項目非常少，大多數(shù)通信領域中的實驗無法完成（如DDS、FSK等）。而FPGA系統(tǒng)的DSP處理速度可達70GMACs，相關的A/D、D/A的工作速度達數(shù)十至數(shù)百MHz，可達射頻范圍；
　　（2）在數(shù)字通信領域，如軟件無線電領域中將無能為力；
　　（3）由于系統(tǒng)完全基于特定的DSP處理器，對于協(xié)議更新、通信格式改變、硬件工作模式發(fā)換等要求，硬件系統(tǒng)無法進行實時或非實時的重構(gòu)，而FPGA具有重配置功能，因而十分容易實現(xiàn)；
　?。?）盡管使用了JTAG調(diào)試手段，但本質(zhì)上仍然沿用了傳統(tǒng)的CPU調(diào)試方法，對于許多不同的DSP器件，將對應不同硬件結(jié)構(gòu)、匯編語言和開發(fā)工具，因此開發(fā)設計技術難以標準化和規(guī)范化，開發(fā)效率極低；
　?。?）難以納入先進的SOC開發(fā)技術及相關的自頂向下的系統(tǒng)級設計及優(yōu)化；
　?。?）開發(fā)者只能被動地跟隨和使用市場上已有的DSP器件，無法根據(jù)既定的設計系統(tǒng)的技術指標要求、結(jié)構(gòu)特點、　　未來的硬件升級可能性、性價比估算等等必要因素設計自己的DSP硬件系統(tǒng)。

　　然而基于FPGA和SOPC技術的現(xiàn)代DSP技術完全突破了傳統(tǒng)DSP系統(tǒng)和設計技術的瓶頸，克服了傳統(tǒng)方案的諸多劣勢，在高頻高速的DSP設計和應用領域拓展了自己全新的空間。現(xiàn)代DSP解決方案完全基于EDA特有的自頂向下的設計流程和高速的并行算法結(jié)構(gòu)。

　　設計方法可以從與硬件完全無關的系統(tǒng)級開始，首先利用Matlab強大的系統(tǒng)設計、分析能力和DSP Builder提供的模塊（或IP核）完成頂層系統(tǒng)設計及系統(tǒng)仿真測試，然后通過DSP Builder中的Signal Compiler將Simu link模型文件自動轉(zhuǎn)換成VHDL的RTL表述和工具命令語言（Tcl）腳本，再進行RTL級的功能仿真，并通過SOPC設計工具QuartusⅡ進行綜合、適配與時序仿真；最后形成對指定FPGA進行編程配置的POF和SOF文件，實現(xiàn)硬件DSP系統(tǒng)的仿真測試，其間可以將設定好的嵌入式邏輯分析儀Signal TapⅡDSP硬件系統(tǒng)文件一同適配并下載到FPGA芯片中去，然后可在MATAB的Simu link窗口觀測到通過JTAG口，來自Signal TapⅡ測得的芯片中DSP硬件模塊的實時工作波形，從而實現(xiàn)硬件仿真和調(diào)試的目的。最后，如有必要，可以將DSP硬件模塊通過SOPC接口編輯成Nios嵌入式系統(tǒng)處理器的用戶指令。顯然，這一先進的設計技術終于使DSP技術在頻率高端的數(shù)字信號處理走上了現(xiàn)規(guī)范化、標準化、高效率和知識產(chǎn)權化的道路。

　　5、計算機處理器設計

　　EDA技術與FPGA在通信領域中的成功已是眾所周知的事實了，而對于一般的處理器的實現(xiàn)也已司空見慣。如利用硬件描述語言設計嵌入式系統(tǒng)處理器、各類CPU或單片機等，并以軟核的形式在FPGA中實現(xiàn)。但利用FPGA實現(xiàn)高性能的處理器，乃至超級計算機處理器的功能，不能不說是一項嶄新的嘗試。目前，盡管基于EDA技術的計算機處理器的FPGA實現(xiàn)尚未進入全面的商業(yè)化開發(fā)階段，但其研究和應用的成果卻不得不令人深感FPGA在這一領域中的巨大潛力和廣闊的市場。

　　例如，美國Wincom Systems公司正在推出一款服務器中的處理器竟然是用Xilinx公司的FPGA設計成的。這款專為網(wǎng)站運行而設計的服務器尺寸僅有DVD播放機大小，工作能力卻相當于甚至超過50臺戴爾、IBM或SUN公司售價5000美元的服務器，其成本僅為2.5萬美元。我們知道，傳統(tǒng)的個人電腦及服務器通常都采用英特爾的奔騰處理器或SUN計算機系統(tǒng)公司的SPARC芯片作為中央處理單元，而Wincom Systems的這一產(chǎn)品卻沒有采用傳統(tǒng)的微處理器，選用現(xiàn)場可編程門陣列（FPGA）芯片來驅(qū)動。盡管FPGA芯片的主頻速度比奔騰處理器慢，但卻可并行完成多項任務，即微處理器在每一時間節(jié)拍（如某一指令周期）中只能執(zhí)行一條指令，完成一次操作。因此，Wincom Systems公司的服務器只需配置幾個價格僅為2000多美元的FPGA芯片，便可擊敗SUN公司的服務器或采用英特爾處理器的電腦，達到該公司副總裁Douglas Henderson所說的，其服務器處理的速度比普通服務器快50到300倍。

　　此外，美國的Time Logic公司也間接受益于FPGA芯片。戴爾和SUN公司生產(chǎn)的某些標準服務器也采用Altera公司的FPGA芯片。Time Logic公司對這些標準服務器加以改進后，生產(chǎn)了一種用于基因研究的高速處理設備。該公司總監(jiān)Christopher Hoover說，他們的設備比原來的產(chǎn)品至少快1000倍！Annapolis Micro Systems公司也在其計算機電路板中集成了Xilinx的FPGA芯片，以提高產(chǎn)品性能。盡管這種產(chǎn)品的平均售價高達2.5萬美元，但是其銷售量卻比以前翻了一番。而美國的Blue Arc公司采用了FPGA開發(fā)出一種存儲器產(chǎn)品，其存取速度比Network Appliance和EMC公司的競爭產(chǎn)品更快。Mid Stream Technologies公司則采用FPGA芯片為有線電視運營商開發(fā)視頻流服務器。這款服務器采用了2片F(xiàn)PGA芯片，可同時提供425路視頻流信號，經(jīng)基于通用微處理器的服務器速度快得多。

　　特別是當利用那些嵌有功能強大的微處理器的FPGA（如Virtex-Ⅱ Pro）構(gòu)建服務器中的處理器時，該系統(tǒng)具備了巨大的硬件設計靈活性。例如一臺網(wǎng)絡服務器的FPGA中的可編程邏輯部分可以根據(jù)不同的標準進行訂制，而不必為每個國家開發(fā)一種新的芯片。

　　不言而喻，在強大的EDA工具的幫助下，基于FPGA的處理器在一定程度上正在蠶食微處理器的市場。50多年前，匈牙利數(shù)學家Neumann提出了電腦的設計構(gòu)想，即通過中央處理器從存儲器中存取數(shù)據(jù)，并逐一處理各項任務?，F(xiàn)在，通過采用可編程芯片取代微處理器，電腦可并行處理多項任務，改變了基于Neumann提出的電腦架構(gòu)基本工作方式，從而為計算機設計領域突破已趨于速度極限的傳統(tǒng)微處理器開辟了一條全新的道路。同時也正如Xilinx的首席執(zhí)行官司W(wǎng)illem Roelandts所說，“可編程芯片將掀起下一輪應用高潮”。

　　以基于EDA開發(fā)技術的FPGA實現(xiàn)的處理器在超級計算機的設計中也將有其一席之地。傳統(tǒng)的超級計算機應該是科技世界中的極品，其售價奇高、速度飛快，它集成了數(shù)以千計的微處理器。但這種超級計算機也浪費了非常多的芯片資源，每個處理器只能進行單任務操作，大部分功能難以充分發(fā)揮。如果采用FPGA來武裝超級電腦，在發(fā)揮FPGA原有的并行工作的基礎上，利用FPGA的可重配置特性，即針對不同的處理任務和算法模型，現(xiàn)場配置進FPGA相應處理器結(jié)構(gòu)文件，從而使得同一硬件電路結(jié)構(gòu)在不同的時間段，形成不同的等效硬件結(jié)構(gòu)以高效地對付不同的處理任務。例如，此超級計算機某一段瞬間可以用于預報全球天氣狀況，下一時間則能用于根據(jù)某一公司的主要利率對沖情況來評估券市場的風險，然后又進入基因組合核對的分析，等等。

　　因此，不難理解，如Roelandts所說的，“我們認為下一代超級電腦將基于可編程邏輯器件”，他聲稱，這種機器的功能將比目前最大的超級電腦還要強大許多。EDA專家William Carter認為，只要EDA開發(fā)工具的功能允許，將有無數(shù)的證據(jù)證明FPGA具有這種神奇的能力，進而實現(xiàn)基于FPGA的超級電腦的開發(fā)。

　　美國的Star Bridge Systems公司聲稱已解決了這一問題。該系統(tǒng)公司采用了FPGA芯片和該公司自己的Viva編程語言開發(fā)出了“運行速度無與倫比”的“hypercomputer”。對該超級電腦進行測試的美國國家航空航天局（NASA）科學家表示，這一產(chǎn)品的性能令人過目難忘，但目前尚未達到以實用階段，其它公司或機構(gòu)的研究人員，如美國加州大學伯克利分校和楊百翰大學（Brigham Young University）的研究員也正在設計基于FPGA的超級計算機，這些計算機可在運行中實現(xiàn)動態(tài)（現(xiàn)場）重配置，這對定位危險目標等軍事應用和面容識別一類的計算密集型安全應用等需求不同硬件加速算法的多任務功能的實現(xiàn)十分有用。

　　6、與ASIC市場的競爭技術

　　盡管EDA技術開發(fā)對象是ASIC和FPGA，但它們在應用領域中的優(yōu)勢和劣勢的對比歷來十分鮮明。然而在近年來，隨著EDA開發(fā)工具功能的不斷加強，F(xiàn)PGA器件性能的提高，這種對比在許多方面正在趨于模糊。

　　一方面，相對于ASIC應用市場，具有競爭力的FPGA器件的出現(xiàn)，使FPGA原來在單片成本、邏輯規(guī)模和工作速度等方面相對于ASIC的劣勢越來越小，而其巨大的靈活性、現(xiàn)場可配置性（相當于現(xiàn)場硬件升級或硬件重構(gòu)）、良好的設計效率和成功率，使得FPGA成為ASIC市場競爭者的地位不斷強化。Altera推出的Cyclone系列FPGA和Xilinx推出的Spartan-3系列FPGA都稱為此類大規(guī)?？删幊唐骷拇怼．斎贿@只是一種間接的競爭與替代。

　　另一方面，通過強化EDA工具的設計能力，在保持FPGA開發(fā)優(yōu)勢的前提下，引入ASIC的開發(fā)流程，從而對ASIC市場形成直接競爭。這就是Altera推出的HardCopy技術。

　　HardCopy就是利用原有的FPGA開發(fā)工具，將成功實現(xiàn)于FPGA器件上的系統(tǒng)通過特定的技術直接向ASIC轉(zhuǎn)化，從而克服傳統(tǒng)ASIC設計中普遍存在的問題。

　　與HardCopy技術相比，對于系統(tǒng)級的大規(guī)模ASIC開發(fā)，有不少難于克服的問題，其中包括開發(fā)周期長、產(chǎn)品上市慢、一次性成功率低、有最少的投片量要求、設計軟件工具繁多且昂貴、開發(fā)流程復雜等。例如，此類ASIC開發(fā)，首先要求可觀的技術人員隊伍、高達數(shù)十萬美元的開發(fā)軟件費用，和高昂的掩模費用，有整個設計周期可能長達一年。ASIC設計的高成本和一次性低成功率很大部分是由于需要設計和掩模的層數(shù)太多（多達十幾層）。

　　然而如果利用HardCopy技術設計ASIC，開發(fā)軟件費用僅2000美元（QuartusⅡ），SOC級規(guī)模的設計周期不超過20周，轉(zhuǎn)化的ASIC與用戶設計習慣的掩模層只有兩層，且一次性投片的成功率近乎100%，即所謂的FPGA向ASIC的無縫轉(zhuǎn)化。而且用ASIC實現(xiàn)后的系統(tǒng)性能將比以前在HardCopy FPGA上驗證的模型提高近50%，而功耗則降低40%。一次性成功率的大幅度提高即意味著設計成本的大幅降低和產(chǎn)品上市速度的大幅提高。

　　HardCopy技術是一種全新的ASIC設計解決方案，即將專用的硅片設計和FPGA至HardCopy自動遷移過程結(jié)合在一起的技術，即首先利用QuartusⅡ?qū)⑾到y(tǒng)模型成功實現(xiàn)于HardCopy FPGA上，然后幫助設計得把可編程解決方案無縫地遷移到低成本的ASIC上的實現(xiàn)方案。這樣，HardCopy器件就把大容量FPGA的靈活性和ASIC的市場優(yōu)勢結(jié)合起來，實現(xiàn)對于有大批量要求并對成本敏感的電子系統(tǒng)產(chǎn)品上。從而避開了直接設計ASIC的困難，而從原型設計提升至產(chǎn)品制造，通過FPGA的設計十分容易地移植到HardCopy器件上，達到降低成本，又加快面市周期的目的。HardCopy器件（如HardCopy Stratix系列、Excalibur系列FPGA）避免了ASIC的風險，它采用FPGA的專用遷移技術。其HardCopy ASIC是直接在Altera PLD體系之上構(gòu)建的，采用有效利用面積“邏輯單元海”內(nèi)核。本質(zhì)上HardCopy器件是FPGA的精確復制，剔除了可編程性、專用配置和采用金屬互連使用的走線。這樣器件的硅片面積就更小，成本就更低，而且還改善了時序特性。

　　由于EDA技術是面向解決電子系統(tǒng)最基本最低層硬件實現(xiàn)問題的技術，因此就其發(fā)展趨勢的橫向看，勢必涉及越來越廣闊的電子技術及電子設計技術領域。其中包括電子工程、電子信息、通信、航天航空、工業(yè)自動化、家電、生物工程等等。而且隨著大規(guī)模集成電路技術的發(fā)展和EDA工具軟件功能的不斷加強，所涉及的領域還將不斷擴大；而從縱向看，EDA技術實現(xiàn)的硬件形式和涉及的理論模型必將走向一個統(tǒng)一的結(jié)合體，即單片系統(tǒng)SOC或SOPC。