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          3D集成電路將如何同時(shí)實(shí)現(xiàn)?

          作者: 時(shí)間:2009-03-18 來源:半導(dǎo)體國際 收藏

            FEOL型是在所有CMOS工藝開始之前在空白的硅上制造實(shí)現(xiàn)的(圖2)。使用的導(dǎo)電材料必須可以承受后續(xù)工藝的熱沖擊(通常高于1000℃),因而只能選用多晶硅材料。在BEOL過程中制造的TSV可以使用金屬鎢或銅,而且在通常情況下,制作流程處于整個(gè)集成電路工藝的早期,以保證TSV不會(huì)占據(jù)寶貴的互連布線資源。在FEOL和BEOL兩種情況下,TSV都必須設(shè)計(jì)進(jìn)IC布線之中。

          本文引用地址:http://www.ex-cimer.com/article/92517.htm

            TSV也可以在CMOS器件制造完成之后制作。在鍵合工藝之前完成,或者在鍵合工藝之后完成。由于CMOS器件已經(jīng)制作完成,因此在形成時(shí)不需要再經(jīng)受高溫處理,所以可以使用銅導(dǎo)電材料。很明顯,制作這些的空白區(qū)域需要在設(shè)計(jì)芯片時(shí)就予以考慮。

            如果可以選擇,無論是FEOL還是BEOL方案,只要是在代工廠制作TSV,都是相對簡單的選擇。BEOL互連層是一個(gè)擁有不同介質(zhì)和金屬層的復(fù)雜混合體??涛g穿透這些層很困難,而且是由不同產(chǎn)品具體決定的。在完整的IC制造之后通過刻蝕穿透BEOL層來制作TSV會(huì)阻礙布線通道,增加布線復(fù)雜性并增加芯片尺寸,可能會(huì)需要一個(gè)額外的布線層。既然諸如TSMC(中國臺灣省臺北)和特許(新加坡)等晶圓廠已宣稱他們有意向量產(chǎn)化TSV制造,那么在IC制造工藝中制作通孔將成為一個(gè)更切實(shí)可行的選擇。

            減薄

            大多數(shù)IC工藝中,單個(gè)IC的厚度都遠(yuǎn)低于75μm。減薄器件晶圓有兩種選擇(圖3)。在工藝A中,晶圓2以正面朝下的方式直接與IC疊層鍵合在一起。該晶圓接著被減薄到所需厚度,可能將TSV的背端露出。背面工藝順序刻蝕出通孔(如果沒在晶圓加工廠中實(shí)現(xiàn)的話),并制作出背面I/O焊盤。這樣的疊層減薄也可以使用已知良好芯片(KGD)而非整個(gè)晶圓,以正面朝下的方式與芯片疊層鍵合。

            在工藝B中,晶圓首先粘在一個(gè)臨時(shí)承載晶圓上,通常是硅晶圓或者玻璃晶圓,之后進(jìn)行減薄和背面工藝。IC晶圓以正面朝向承載晶圓的方式被粘合,因而必須在后面以正面朝上的方式與IC疊層鍵合在一起。由于晶圓與承載晶圓的臨時(shí)鍵合是通過有機(jī)膠完成的,后續(xù)的工藝步驟需要限制在該有機(jī)膠穩(wěn)定的溫度范圍內(nèi)。

            在減薄和最終的背面工藝完成之后,器件晶圓可與疊層進(jìn)行對準(zhǔn)和鍵合,之后與承載晶圓分離(晶圓到晶圓鍵合),或者器件晶圓經(jīng)由承載晶圓直接釋放到劃片框的劃片膠帶上,KGD可以進(jìn)行后續(xù)操作。

            對像存儲器這樣單片成品率高、芯片尺寸一致的晶圓來說,W2W是最合適的。D2W鍵合則是用于單片成品率低和/或芯片尺寸不同的晶圓。由于D2W鍵合之后就無法繼續(xù)利用整片晶圓進(jìn)行低成本加工的特性,因此何時(shí)完成D2W組裝非常關(guān)鍵。

            形成通孔

            目前“鉆蝕”TSV的技術(shù)主要有兩種,一種是干法刻蝕或稱博世刻蝕,另一種是激光燒蝕(表1)。博世工藝十多年為MEMS工業(yè)而開發(fā),快速地在去除硅的SF6等離子刻蝕和實(shí)現(xiàn)側(cè)壁鈍化的C4F8等離子沉積步驟之間循環(huán)切換。通過圖4可以看出,在過去幾年里,刻蝕速度穩(wěn)步提高。

            對于激光技術(shù)的重大進(jìn)展,三星(韓國,首爾)已經(jīng)在存儲器疊層中采用了這一技術(shù)。大多數(shù)最新數(shù)據(jù)都來自于Xsil(愛爾蘭,都柏林)的AlexeyRodin及其同事。作為一種不需掩膜的工藝,激光加工避免了光刻膠涂布、光刻曝光、顯影和去膠等工藝步驟。然而,未來當(dāng)TSV尺寸降到10μm以下時(shí),激光鉆孔是否可以進(jìn)一步縮小,目前來看還存在一些問題。

            通孔絕緣

            通常氧化物(SiO2)絕緣層可以使用硅烷(SiH4)或TEOS通過CVD工藝沉積獲得。如果TSV在芯片制造之后進(jìn)行絕緣和填充,則需要小心選擇沉積溫度。為獲得具有合適密度的功能性絕緣層,典型的TEOS沉積溫度在275-350℃范圍。

            諸如CMOS圖像傳感器和存儲器等應(yīng)用,則要求更低的沉積溫度。Alcatel(近期剛被Tegal收購,加州Petaluma)和其他的一些設(shè)備制造商最近開發(fā)了這類低溫氧化物沉積技術(shù)。IMEC(比利時(shí)魯汶)曾報(bào)道使用Parylene前驅(qū)體,可以在室溫下進(jìn)行沉積,可作為TSV的高效有機(jī)絕緣層。



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