3D集成電路將如何同時實現(xiàn)？

　　阻擋層、種子層和填鍍

　　阻擋層、種子層和電鍍技術(shù)的性能取決于通孔的尺寸和深寬比(AR)。不管是從制作盲孔方面考慮，還是從填孔方面考慮，清楚不同通孔尺寸下所需的深寬比要求非常重要。大多擁有成本(CoO)模型顯示，通孔制作和通孔填充是3D集成的主要成本障礙，但這明顯取決于通孔尺寸、節(jié)距和深寬比。盡管設(shè)備供應商和材料供應商正在努力研究10:1到20:1的深寬比，但在短期內(nèi)，這樣的深寬比將在何種應用中使用尚不明確。

　　Amkor(亞利桑那州Chandler)的研究顯示，使用較薄的電路層，結(jié)合較小尺寸的通孔，可以實現(xiàn)較低的CoO，因為這些深寬比較低的通孔對應制造成本較低(圖5)。

　　隨著3D技術(shù)的演化以及應用中通孔尺寸和節(jié)距的縮小，疊層中每層的厚度也很有可能會減小。截至目前的測試表明，即使將硅片厚度減到5μm以下，電路性能也不會惡化。因此，很有可能的是，可制造性而非電學性能將成為未來的限制因素。此外，當考慮先通孔或后通孔方案時，厚度變得很重要。后者在硅刻蝕開始之前，需要先額外刻蝕厚度超過6μm的后道介質(zhì)層。對于薄硅層來說，這將對刻蝕的深寬比造成很大影響。

　　諸如CMOS圖像傳感器、存儲器、邏輯電路上存儲器之類3D應用，在未來2-3代內(nèi)都不會需要使用大于5的深寬比。在TSV尺寸降到約1μm甚至更小之前，我們將不會看到深寬比達到10-20范圍。

　　銅通孔中，TiN粘附/阻擋層和銅種子層都通過濺射來沉積。然而，要實現(xiàn)高深寬比(AR>4:1)的臺階覆蓋，傳統(tǒng)的PVD直流磁控技術(shù)效果并不令人滿意?；陔x子化金屬等離子體(IMP)的PVD技術(shù)可實現(xiàn)側(cè)壁和通孔底部銅種子層的均勻沉積。由于沉積原子的方向性以及從通孔底部到側(cè)壁濺射材料過程中離子轟擊的使用，IMP提供更好的臺階覆蓋性和阻擋層/種子層均勻性。

　　晶圓鍵合技術(shù)選擇

　　針對3D集成而考察的晶圓鍵合技術(shù)包括：

　　■氧化物(SiO2)共熔鍵合

　　■金屬-金屬鍵合

　　■銅-銅共熔鍵合

　　■共晶鍵合(Cu/Sn)

　　■凸點技術(shù)(Pb/Sn、Au、In)

　　■高分子粘結(jié)鍵合

　　由于特征尺寸的限制，圖6所示全部鍵合技術(shù)都需要特別光滑、平整和潔凈的表面。盡管所有這些技術(shù)看起來都可行，但有一種趨勢是轉(zhuǎn)向使用金屬-金屬鍵合技術(shù)，因為這種技術(shù)可以同時實現(xiàn)機械和電學的接觸界面。銅-銅鍵合

　　直接銅鍵合工藝需要到在350-400℃溫度下施加壓力超過30分鐘，接著在350-400℃下的氮氣氣氛退火30-60分鐘。這一工藝需要高度拋光的銅表面并保持很高的潔凈度。像EVGroup(奧地利St.Florian/Inn)和SUSSMicroTec(佛蒙特州，Waterbury)等廠商提供的商業(yè)化工具，需要在單個對準工具上裝有多個鍵合頭，才能得到可接受的產(chǎn)能。一種像Ziptronix(北卡羅來納州，Morrisville)報道的稱作直接鍵合互連(DBI)的工藝，據(jù)說可以大大提高這一產(chǎn)能。這種技術(shù)使用金屬對TSV進行封帽，之后采用氧化物、金屬同步CMP進行平坦化，經(jīng)過專利保護的表面處理技術(shù)，可使用標準的鍵合/對準機在大氣環(huán)境下1-2分鐘內(nèi)實現(xiàn)芯片或者晶圓的鍵合。在350℃溫度下施加壓力，在低CoO鍵合操作下可以獲得了單一的金屬界面。

　　3D應用

　　表2總結(jié)了九種不同的3D集成工藝流程，都對應從晶圓工藝一直到鍵合。

　　本文的第二部分將重點對3D技術(shù)商業(yè)化過程中的重點參與者進行介紹。將會介紹3D集成的可能應用領(lǐng)域，比如存儲器與邏輯電路、閃存疊層以及其他的一些重點方向。