臺(tái)積電推出設(shè)計(jì)參考流程10.0版 支持28納米工藝

　　臺(tái)灣積體電路制造股份有限公司22日推出其最新版本的設(shè)計(jì)參考流程10.0版，能夠進(jìn)一步降低芯片設(shè)計(jì)門檻、提升芯片設(shè)計(jì)精確度、并提高生產(chǎn)良率。此設(shè)計(jì)參考流程10.0版系臺(tái)積公司開放創(chuàng)新平臺(tái)(Open Innovation Platform)的主要構(gòu)成要素之一，并能延續(xù)其實(shí)現(xiàn)更先進(jìn)設(shè)計(jì)方法的傳統(tǒng)，解決28納米工藝所面臨的新設(shè)計(jì)挑戰(zhàn)，并有多項(xiàng)創(chuàng)新以促成系統(tǒng)級(jí)封裝設(shè)計(jì)(System in Package, SiP)的應(yīng)用。

　　應(yīng)用于28納米芯片設(shè)計(jì)

　　臺(tái)積公司的開放創(chuàng)新平臺(tái)使EDA電子設(shè)計(jì)自動(dòng)化工具可以充份支援28納米工藝，也讓芯片設(shè)計(jì)與工藝技術(shù)的協(xié)同最佳化能在研發(fā)初期即可完成，并確保所需的EDA工具之功能更正確、即時(shí)地強(qiáng)化。特別的是，臺(tái)積公司的設(shè)計(jì)參考流程10.0版已超越與28納米工藝密切相關(guān)的設(shè)計(jì)規(guī)則檢驗(yàn)(Design Rule Check, DRC)、設(shè)計(jì)布局模型(Layout Versus Synthesis, LVS)與extraction實(shí)體驗(yàn)證(physical verification)，并更進(jìn)一步透過與EDA伙伴的及早合作，讓他們所提供的布局與繞線(place and route)工具更適合臺(tái)積公司的28納米工藝。

　　系統(tǒng)級(jí)封裝

　　臺(tái)積公司自2001年推出設(shè)計(jì)參考流程至今，系統(tǒng)單芯片是前九個(gè)版本的焦點(diǎn)，而此次10.0版則首度推出系統(tǒng)級(jí)封裝設(shè)計(jì)解決方案，涵蓋系統(tǒng)級(jí)封裝設(shè)計(jì)、封裝extraction的電性分析、時(shí)序、訊號(hào)完整性(integrity)、電壓下降(IR drop)與DRC及LVS的熱效應(yīng)及實(shí)體驗(yàn)證。這些系統(tǒng)級(jí)封裝技術(shù)能協(xié)助客戶在落實(shí)終端產(chǎn)品設(shè)計(jì)的過程中，探求實(shí)作與整合策略的可能性，并在成本、效能與即時(shí)上市等方面強(qiáng)化競(jìng)爭(zhēng)優(yōu)勢(shì)。

　　擴(kuò)大與EDA業(yè)者合作

　　設(shè)計(jì)參考流程10.0版的一項(xiàng)新元素是來自于Mentor Graphics公司的RTL-to-GDSII芯片設(shè)計(jì)流程，以支援客戶的EDA應(yīng)用;同時(shí)也讓Altos、Anova、Apache、Azuro、Cadence、CLK DA、Extreme DA、Magma、Nannor、Synopsys等臺(tái)積公司既有的設(shè)計(jì)生態(tài)系統(tǒng)伙伴，透過與臺(tái)積公司的合作，能更進(jìn)一步地將EDA的創(chuàng)新帶給客戶。

　　在節(jié)能、效能與可制造性設(shè)計(jì)上不斷推陳出新

　　設(shè)計(jì)參考流程10.0版的新低耗電特色包括：支援脈波拴鎖電路(pulsed latch)，即為一種節(jié)能及階層化低功耗自動(dòng)化之設(shè)計(jì)架構(gòu)，與多邊緣功效/時(shí)序之協(xié)同最佳化、多邊緣低耗電的時(shí)脈樹合成(Clock Tree Synthesis)、無向量(vectorless)功效分析以及更有效的power-aware implementation與功耗分析。為了實(shí)現(xiàn)更大的效能，設(shè)計(jì)參考流程10.0版首次提供更進(jìn)步的stage-based芯片變異性(On-Chip Variation, OCV)最佳化與分析，讓客戶得以更確實(shí)掌握時(shí)機(jī)，以移除不必要的設(shè)計(jì)余裕。此外，電子化可制造性設(shè)計(jì)的一項(xiàng)新特色在于引導(dǎo)客戶考量硅應(yīng)力效應(yīng)(silicon stress effect)的時(shí)序影響，進(jìn)而有助良率提升。

　　有關(guān)開放創(chuàng)新平臺(tái)

　　臺(tái)積公司的開放新平臺(tái)強(qiáng)調(diào)芯片設(shè)計(jì)產(chǎn)業(yè)、臺(tái)積公司設(shè)計(jì)生態(tài)系統(tǒng)合作伙伴、與臺(tái)積公司完整的三者之間無時(shí)差的創(chuàng)新，并擁有多個(gè)互通的設(shè)計(jì)生態(tài)系統(tǒng)界面以及由臺(tái)積公司與合作伙伴協(xié)同開發(fā)出的構(gòu)成要素，這些構(gòu)成要素系由臺(tái)積公司主動(dòng)發(fā)起或提供支援。透過這些界面以及構(gòu)成要素，可以更有效率地加速整個(gè)半導(dǎo)體產(chǎn)業(yè)供應(yīng)鏈每個(gè)環(huán)節(jié)的創(chuàng)新，并促使整個(gè)產(chǎn)業(yè)得以創(chuàng)造及分享更多的營(yíng)收及獲利。此外，臺(tái)積公司的AAA-主動(dòng)精準(zhǔn)保證機(jī)制(Active Accuracy Assurance Initiative)是開放創(chuàng)新平臺(tái)中的另一重要關(guān)鍵，能夠確保上述界面及構(gòu)成要素的精確度及品質(zhì)。