20nm之后將采取三維層疊技術(shù)

　　在今后的2年～3年內(nèi)，NAND閃存的集成度仍將保持目前的發(fā)展速度。具體來說，到2011年～2012年，通過采用2Xnm的制造工藝與3位/單元～4位/單元的多值技術(shù)，NAND閃存很有可能實現(xiàn)128Gb的容量。

　　但是，如果要實現(xiàn)超過128Gb的更大容量，恐怕就需要全新的技術(shù)。目前正在量產(chǎn)的NAND閃存通常都使用浮柵結(jié)構(gòu)的存儲單元。許多工程師也認(rèn)為，2011年～2012年將量產(chǎn)的2Xnm工藝及其后的20nm工藝仍可采用現(xiàn)有的浮柵結(jié)構(gòu)的存儲單元。但據(jù)SanDisk公司分析，當(dāng)工藝發(fā)展到20nm以下時，從原理上來看，就很難再沿用現(xiàn)有的技術(shù)。由于存儲單元的尺寸過小，晶體管將極不穩(wěn)定，因此容易出現(xiàn)數(shù)據(jù)錯誤的情況。而且，工藝節(jié)點進一步縮小后，還將存在光刻設(shè)備能否滿足工藝需求的問題。

　　由于NAND閃存的集成度在20nm工藝之后仍將繼續(xù)提高，所以存儲器結(jié)構(gòu)必須要有根本性的變化。其中，將存儲單元縱向?qū)盈B的三維技術(shù)可以說是最有希望的候補技術(shù)。

　　該技術(shù)的最大優(yōu)點在于，即使采用比最先進工藝落后數(shù)代的制造工藝，也可以實現(xiàn)與使用最先進工藝時相同的大容量與低成本。目前，各閃存生產(chǎn)商正在加速開發(fā)三維層疊技術(shù)。2009年6月在日本京都召開的半導(dǎo)體技術(shù)國際會議“2009 Symposium on VLSI Technology/Circuits”上，各廠商將會發(fā)表各種三維層疊技術(shù)。比如，三星電子公司將發(fā)布被稱為“Vertical Gate NAND(VG-NAND)”的三維技術(shù)。該技術(shù)中存儲單元的層疊數(shù)沒有限制，這為實現(xiàn)Tb級的存儲器開拓了新的道路。該公司已經(jīng)證實，采用該結(jié)構(gòu)的存儲單元可以穩(wěn)定地進行寫入、刪除、讀出等操作。

　　東芝公司也宣布其之前所開發(fā)的低成本三維層疊技術(shù)“BiCS(bit-cost scalable)”又有了新的進展。該公司已試制出層疊了16層存儲陣列的實驗芯片，使用的是BiCS的改良技術(shù) “Pipe shaped BiCS”，每層的容量可達1Gb。該芯片采用60nm制造工藝，每bit的實際存儲單元面積僅為0.00163μm2，與該公司和SanDisk公司在“ISSCC 2009”上共同發(fā)布的采用32nm工藝、3位/單元的多值技術(shù)制造的32Gb NAND閃存的面積大致相同。