數(shù)字信號(hào)處理器（dsp）文章進(jìn)入數(shù)字信號(hào)處理器（dsp）技術(shù)社區(qū)

基于USB接口和DSP的飛機(jī)防滑剎車測(cè)試系統(tǒng)設(shè)計(jì)

提出了以DSP為控制核心，采用USB通信設(shè)計(jì)的飛機(jī)防滑剎車測(cè)試系統(tǒng)。分析了飛機(jī)防滑剎車測(cè)試系統(tǒng)的組成，并介紹了測(cè)試系統(tǒng)主要硬件電路設(shè)計(jì)和系統(tǒng)上下位機(jī)軟件設(shè)計(jì)。
關(guān)鍵字：剎車測(cè)試系統(tǒng) 設(shè)計(jì) 防滑飛機(jī) USB 接口 DSP 基于

異步DSP核心設(shè)計(jì):更低功耗,更高性能

目前，處理器性能的主要衡量指標(biāo)是時(shí)鐘頻率。絕大多數(shù)的集成電路 (IC) 設(shè)計(jì)都基于同步架構(gòu)，而同步架構(gòu)都采用全球一致的時(shí)鐘。這種架構(gòu)非常普及，許多人認(rèn)為它也是數(shù)字電路設(shè)計(jì)的唯一途徑。然而，有一種截然不同的設(shè)計(jì)技術(shù)即將走上前臺(tái)：異步設(shè)計(jì)。
這一新技術(shù)的主要推動(dòng)力來自硅技術(shù)的發(fā)展?fàn)顩r。隨著硅產(chǎn)品的結(jié)構(gòu)縮小到 90 納米以內(nèi)，降低功耗就已成為首要事務(wù)。異步設(shè)計(jì)具有功耗低、電路更可靠等優(yōu)點(diǎn)，被看作是滿足這一需要的途徑。

異步技術(shù)由于諸多原因曾經(jīng)備受冷落，其中最重要的是缺乏標(biāo)準(zhǔn)化的
關(guān)鍵字：功耗高性能設(shè)計(jì) 核心 DSP 異步

基于DSP和模糊控制的尋線行走機(jī)器人設(shè)計(jì)與實(shí)現(xiàn)

　　在最近的機(jī)器人比賽和電子設(shè)計(jì)競(jìng)賽中，較多參賽題目要求機(jī)器人沿場(chǎng)地內(nèi)白色或黑色指引線行進(jìn)。一些研究人員提出了基于尋線的機(jī)器人設(shè)計(jì)策略，主要是關(guān)注指引線的檢測(cè)，但對(duì)于機(jī)器人的整體設(shè)計(jì)未做說明。本文在總結(jié)此類賽事的基礎(chǔ)上，提出了一種將DSP(Digital Signal Processor)和CPLD(Complex Programmable Logic Device)作為核心處理器，采用模糊控制策略處理來自檢測(cè)指引線傳感器信號(hào)的機(jī)器人行走機(jī)構(gòu)的通用性設(shè)計(jì)方法。　　1 車體機(jī)械設(shè)計(jì) 　　由于機(jī)器人比賽
關(guān)鍵字： DSP 模糊控制機(jī)器人傳感器單片機(jī)

FPGA+DSP實(shí)時(shí)三維圖像信息處理系統(tǒng)

　　三維圖像信息處理一直是圖像視頻處理領(lǐng)域的熱點(diǎn)和難點(diǎn)，目前國內(nèi)外成熟的三維信息處理系統(tǒng)不多，已有的系統(tǒng)主要依賴高性能通用PC完成圖像采集、預(yù)處理、重建、構(gòu)型等囊括底層和高層的處理工作。三維圖像處理數(shù)據(jù)量特別大、運(yùn)算復(fù)雜，單純依靠通用PC很難達(dá)到實(shí)時(shí)性要求，不能滿足現(xiàn)行高速三維圖像處理應(yīng)用。　　本系統(tǒng)中，采用FPGA實(shí)現(xiàn)底層的信號(hào)預(yù)處理算法，其處理數(shù)據(jù)量很大，處理速度高，但算法結(jié)構(gòu)相對(duì)比較簡單，可同時(shí)兼顧速度和靈活性。高層處理算法數(shù)據(jù)量較少、算法結(jié)構(gòu)復(fù)雜，可采用運(yùn)算速度快、尋址方式靈活、通信機(jī)制強(qiáng)大的
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基于DSP Builder的14階FIR濾波器的設(shè)計(jì)

數(shù)字濾波器在數(shù)字信號(hào)處理的各種應(yīng)用中發(fā)揮著十分重要的作用，他是通過對(duì)采樣數(shù)據(jù)信號(hào)進(jìn)行數(shù)學(xué)運(yùn)算處理來達(dá)到頻域?yàn)V波的目的。數(shù)字濾波器既可以是有限長單脈沖響應(yīng)(FIR)濾波器也可以是無限長單脈沖響應(yīng)(IIR)濾波器。在維納濾波器理論發(fā)明的早期，人們使用IIR濾波器，但現(xiàn)在更多是使用FIR濾波器。本文按照Matlab／Simulink／DSP Builder／QuartusⅡ流程，設(shè)計(jì)一個(gè)FIR濾波器。Altera DSP Builder是連接Simulink和QuartusⅡ開發(fā)軟件的DSP開發(fā)工具。在DSP
關(guān)鍵字：濾波器設(shè)計(jì) FIR Builder DSP 基于

異步 DSP 核心設(shè)計(jì): 更低功耗，更高性能

這一新技術(shù)的主要推動(dòng)力來自硅技術(shù)的發(fā)展?fàn)顩r。隨著硅產(chǎn)品的結(jié)構(gòu)縮小到 90 納米以內(nèi)，降低功耗就已成為首要事務(wù)。異步設(shè)計(jì)具有功耗低、電路更可靠等優(yōu)點(diǎn)，被看作是滿足這一需要的途徑。
關(guān)鍵字：功耗高性能設(shè)計(jì) 核心 DSP 異步

EDGE手機(jī)基帶處理設(shè)計(jì)的幾種實(shí)現(xiàn)方法評(píng)估

在無線市場(chǎng)上，EDGE協(xié)議已迅速為業(yè)者所接受，EDGE手機(jī)設(shè)計(jì)中支持多時(shí)隙傳輸、多種調(diào)制解調(diào)器/語音編譯碼器是基...
關(guān)鍵字： EDGE系統(tǒng) 基帶 DSP 語音編碼器 GMSK 形狀因子算術(shù)邏輯單元信道質(zhì)量頻率誤差音頻電路

用8位微處理器實(shí)現(xiàn)數(shù)字低通濾波器設(shè)計(jì)

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
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什么是DSP及DSP技術(shù)詳解

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基于DSP多處理器實(shí)時(shí)開發(fā)環(huán)境的設(shè)計(jì)

本文通過研究提出了一種多處理器實(shí)時(shí)開發(fā)環(huán)境的設(shè)計(jì)思想，它可以支持多種型號(hào)處理器的同時(shí)開發(fā)，使系統(tǒng)級(jí)開發(fā)變得簡單易行。
關(guān)鍵字：環(huán)境設(shè)計(jì) 開發(fā) 實(shí)時(shí) DSP 處理器基于

DSP應(yīng)用系統(tǒng)中的硬件接口電路設(shè)計(jì)

介紹了DSP應(yīng)用系統(tǒng)的硬件接口電路：包括電平變換電路、仿真器JTAG接口電路、以及可擴(kuò)展的硬件接口（如A/D、D/A、SRAM）等的設(shè)計(jì)方法，并給出了接口電路在設(shè)計(jì)時(shí)須注意的幾個(gè)問題。
關(guān)鍵字： DSP 應(yīng)用系統(tǒng) 電路設(shè)計(jì) 硬件接口

一種基于DSP平臺(tái)的快速H.264編碼算法的設(shè)計(jì)

　　視頻壓縮編碼標(biāo)準(zhǔn)H.264／AVC是由ISO／IEC和ITU-T組成的聯(lián)合視頻專家組(JVT)制定的，他引進(jìn)了一系列先進(jìn)的視頻編碼技術(shù)，如4×4整數(shù)變換、空域內(nèi)的幀內(nèi)預(yù)測(cè)，多參考幀與多種大小塊的幀間預(yù)測(cè)技術(shù)等，標(biāo)準(zhǔn)一經(jīng)推出，就以其高效的壓縮性能和友好的網(wǎng)絡(luò)特性受到業(yè)界的廣泛推崇。特別是在2004年7月JVT組織做了重要的保真度范圍擴(kuò)展的補(bǔ)充后，更加擴(kuò)大了標(biāo)準(zhǔn)的應(yīng)用范圍，但同時(shí)巨大的運(yùn)算量卻成為其廣泛應(yīng)用的瓶頸?？紤]到H.264協(xié)議實(shí)現(xiàn)的復(fù)雜度，本文的思路是：一方面提高硬件處理速度和能力，采
關(guān)鍵字： DSP 編碼算法視頻壓縮編碼編碼器 ARM CPU

在采用FPGA設(shè)計(jì)DSP系統(tǒng)中仿真的重要性

仿真是所有系統(tǒng)成功開發(fā)的基礎(chǔ)。通過在不同條件、參數(shù)值和輸入情況下對(duì)系統(tǒng)進(jìn)行高級(jí)行為仿真，工程師可以迅速找到、分離并糾正系統(tǒng)的設(shè)計(jì)問題。因?yàn)樵谶@一階段，比較容易區(qū)分設(shè)計(jì)問題和編程問題。通過在系統(tǒng)級(jí)工作，設(shè)計(jì)人員可以確定這一階段的問題是來自設(shè)計(jì)缺陷，而不是編程問題。此外，在信號(hào)處理系統(tǒng)設(shè)計(jì)中使用基于模型的方法大大縮短了“錯(cuò)誤診斷延遲”時(shí)間――從設(shè)計(jì)中出現(xiàn)錯(cuò)誤到發(fā)現(xiàn)錯(cuò)誤并分離錯(cuò)誤的時(shí)間。
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32位DSP兩級(jí)cache的結(jié)構(gòu)設(shè)計(jì)

采用自頂向下的流程設(shè)計(jì)了一款32位DSP的cache。該cache采用兩級(jí)結(jié)構(gòu)，第一級(jí)采用哈佛結(jié)構(gòu)，第二級(jí)采用普林斯頓結(jié)構(gòu)。本文詳細(xì)論述了該cache的結(jié)構(gòu)設(shè)計(jì)及采用的算法。
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合眾達(dá)推出達(dá)芬奇音視頻應(yīng)用解決方案

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： DSP 合眾達(dá)