asic ip核文章進(jìn)入asic ip核技術(shù)社區(qū)

基于IP核的數(shù)字電路綜合實(shí)驗(yàn)

目前IP core以及IP core的運(yùn)用是行業(yè)技術(shù)發(fā)展的一大趨勢(shì)。對(duì)EDA技術(shù)實(shí)驗(yàn)教學(xué)中的IP core的綜合運(yùn)用進(jìn)行了探討。所給出的例子都是利用Xilinx的ISE軟件,在其FPGA（SPARTAN3A and SPARTAN3AN系列）芯片上實(shí)現(xiàn)了的。文中所討論的基本要點(diǎn),對(duì)初學(xué)者如何理解設(shè)計(jì)重用和運(yùn)用IP core來(lái)進(jìn)行綜合型實(shí)驗(yàn)設(shè)計(jì)是有所幫助的。
關(guān)鍵字： IP核綜合實(shí)驗(yàn) EDA

獨(dú)立分量分析中NLPCA-RLS算法IP核的設(shè)計(jì)

為解決實(shí)時(shí)性盲信號(hào)分離的問(wèn)題,基于獨(dú)立分量分析的模型,設(shè)計(jì)出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對(duì)算法中用到的乘法器、查找表、狀態(tài)機(jī)等進(jìn)行建模,通過(guò)Quartus II綜合后在Altera FPGA器件中進(jìn)行硬件仿真。仿真實(shí)驗(yàn)分別采用人工生成的周期信號(hào)和真實(shí)的語(yǔ)音信號(hào)進(jìn)行驗(yàn)證。實(shí)驗(yàn)結(jié)果表明,該IP核能很好的完成瞬時(shí)混合模型中盲信號(hào)的分離,具有很強(qiáng)的實(shí)用性。
關(guān)鍵字： DSPBuilder IP核 FPGA

基于Nios II 的多功能數(shù)碼相框的設(shè)計(jì)與實(shí)現(xiàn)

介紹了基于Nios II 的多功能數(shù)碼相框的實(shí)現(xiàn)。系統(tǒng)基于Nios II處理器，設(shè)計(jì)用戶(hù)自定義模塊，構(gòu)建了靈活性高、可重配置的SoPC系統(tǒng)。設(shè)計(jì)自定義模塊控制LCM顯示；采用流水線方式設(shè)計(jì)JPEG解碼自定義模塊以提高解碼效率；根據(jù)SD協(xié)議設(shè)計(jì)SD卡控制器擴(kuò)展SD卡。實(shí)現(xiàn)了FAT16文件系統(tǒng)，便于對(duì)SD卡進(jìn)行文件管理及多平臺(tái)上的數(shù)據(jù)交換，并使用?滋C/OS-II操作系統(tǒng)簡(jiǎn)化軟件設(shè)計(jì)復(fù)雜度、提高系統(tǒng)穩(wěn)定性。最終實(shí)現(xiàn)可播放音頻并能顯示、縮放、旋轉(zhuǎn)圖像且?guī)в袌D像切換特效的多功能數(shù)碼相框。
關(guān)鍵字：雙線性插值縮放數(shù)碼相框 IP核

碼長(zhǎng)可變、糾錯(cuò)能力可調(diào)的RS碼編碼器設(shè)計(jì)

目前對(duì)RS 編碼器的設(shè)計(jì)主要局限于單一碼長(zhǎng)和固定糾錯(cuò)能力的RS 碼編碼器設(shè)計(jì)。本文提出的這種碼長(zhǎng)可變、糾錯(cuò)能力可調(diào)的RS 編碼器是把常用的RS (7, 3) 碼、RS (15, 11) 碼、RS (15, 9) 碼在一個(gè)編碼電路中實(shí)現(xiàn), 把它做成IP 核, 這樣既可以大大地減少了芯片的面積而且給用戶(hù)提供了方便,又有很大的選擇空間。該編碼電路采用基于多項(xiàng)式乘法理論GF (2m ) 上的m 位快速有限域乘法的方法, 使電路的編碼速度有了很大的提高。本文設(shè)計(jì)的編碼器的最高工作頻率可達(dá)到100MHz, 完全滿(mǎn)足無(wú)
關(guān)鍵字： RS碼編碼器 IP核糾錯(cuò)能力

基于FPGA的DDS IP核設(shè)計(jì)及仿真

以Altera公司的QuartusⅡ7．2作為開(kāi)發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核NiosII，構(gòu)成可編程片上系統(tǒng)(SOPC)，利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號(hào)源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用SOPC技術(shù)，在一片F(xiàn)PGA芯片上實(shí)現(xiàn)了整個(gè)信號(hào)源的硬件開(kāi)發(fā)平臺(tái)，達(dá)到既簡(jiǎn)化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
關(guān)鍵字：直接數(shù)字頻率合成 IP核 FPGA

可進(jìn)化芯片的FPGA接口設(shè)計(jì)與實(shí)現(xiàn)

針對(duì)FPGA IP核在可進(jìn)化可編程系統(tǒng)芯片(SoPC)中嵌入時(shí)存在FPGA IP核端口時(shí)序控制和位流下載的問(wèn)題，實(shí)現(xiàn)一種適用于可進(jìn)化SoPC芯片的FPGA接口。該FPGA接口使用異步FIFO、雙口RAM的結(jié)構(gòu)和可擴(kuò)展的讀/寫(xiě)命令傳輸方式來(lái)實(shí)現(xiàn)FPGA IP核與系統(tǒng)的異步通信。嵌入式CPU可以通過(guò)FPGA接口實(shí)現(xiàn)FPGA IP核的片內(nèi)位流配置。FPGA接口中的硬件隨機(jī)數(shù)發(fā)生器實(shí)現(xiàn)進(jìn)化算法的硬件加速。
關(guān)鍵字： IP核 SOPC 片內(nèi)位流配置

基于NIOS Ⅱ軟核處理器的的UART通信的實(shí)現(xiàn)

NIOS ⅡI軟核處理器具有可裁減,配置靈活等優(yōu)點(diǎn)。在實(shí)際使用中,可根據(jù)需求,構(gòu)建最合適的處理器系統(tǒng)及外部接口而無(wú)需更改硬件電路或增加擴(kuò)展芯片。它提供完備的數(shù)據(jù)通信協(xié)議,用戶(hù)只需要使用相關(guān)的IP核即可得到所需的接口。針對(duì)這些特點(diǎn),本文介紹了基于NIOS II軟核處理器的異步串行通信的實(shí)現(xiàn)方法,講述了如何采用SOPC Builder定制UART（異步串行收發(fā)器）IP核,重點(diǎn)討論了在NIOS II集成開(kāi)發(fā)環(huán)境下的幾種編程方法。
關(guān)鍵字： NiosII IP核 SoPCBuilder

基于Nios II的掃描信號(hào)發(fā)生器IP核設(shè)計(jì)

本文根據(jù)NiosII嵌入式系統(tǒng)的Avalon總線規(guī)范，提出了一種可控震源掃描信號(hào)發(fā)生器IP核設(shè)計(jì)的方法，并詳細(xì)介紹了IP核的硬件和軟件設(shè)計(jì)。該方法采用自定制組件的軟、硬件協(xié)同設(shè)計(jì)，實(shí)現(xiàn)了起止頻率和掃描時(shí)長(zhǎng)可調(diào)的線性升降頻正弦掃描信號(hào)與頻率可調(diào)的偽隨機(jī)掃描信號(hào)發(fā)生器的IP核設(shè)計(jì)。通過(guò)對(duì)該IP核進(jìn)行驗(yàn)證，證明了其可行性和正確性。
關(guān)鍵字： Avalon總線 IP核 NiosII

基于片上多核系統(tǒng)的以太網(wǎng)接口的設(shè)計(jì)與實(shí)現(xiàn)

研究了以太網(wǎng)在多核系統(tǒng)中的數(shù)據(jù)通訊，設(shè)計(jì)了以太網(wǎng)IP核到MPSoC網(wǎng)絡(luò)資源的硬件接口。闡述了設(shè)計(jì)中各模塊的實(shí)現(xiàn)功能和設(shè)計(jì)方法，通過(guò)仿真和FPGA驗(yàn)證結(jié)果表明，以太網(wǎng)接口數(shù)據(jù)通訊具有實(shí)時(shí)和高吞吐率。實(shí)現(xiàn)了多核系統(tǒng)與網(wǎng)絡(luò)數(shù)據(jù)的信息傳遞，硬件設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單、性能穩(wěn)定可靠。
關(guān)鍵字： IP核以太網(wǎng) 片上多核系統(tǒng)

μC／GUI在NiOSⅡ上的移植設(shè)計(jì)

為了使便攜式心電監(jiān)護(hù)儀實(shí)現(xiàn)友好的人機(jī)交互和更加方便的顯示，這里提出一種GUI界面系統(tǒng)設(shè)計(jì)，就是在基于NiosⅡ處理器的嵌入式平臺(tái)上實(shí)現(xiàn)μC／GUI的移植，使之實(shí)現(xiàn)系統(tǒng)功能。
關(guān)鍵字： IP核 μC／GUI TFTLCD

HDLC協(xié)議控制器的IP核方案及其實(shí)現(xiàn)

介紹了HDLC協(xié)議控制器的IP核方案及實(shí)現(xiàn)方法，分別對(duì)發(fā)送和接收模塊進(jìn)行了分析，給出了仿真波形圖。該設(shè)計(jì)采用Verilog HDL語(yǔ)言進(jìn)行描述，用ModelSim SE 6.0進(jìn)行了功能仿真。
關(guān)鍵字： IP核 Verilog HDLC協(xié)議控制器

基于IP的智能傳感器SOC設(shè)計(jì)

利用SOC/IP芯片能組成完整的智能傳感器系統(tǒng)。智能傳感器傳感參數(shù)可能是多種多樣的。但從功能模塊組成來(lái)講，它主要包括數(shù)據(jù)采集模塊、補(bǔ)償與校正模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)網(wǎng)絡(luò)通信模塊、人機(jī)界面和任務(wù)管理與調(diào)度模塊等功能單元。從而基于IP的智能傳感器SOC設(shè)計(jì)過(guò)程為：首先正確建立智能傳感器的通用模塊模型；然后合理劃分各摸塊功能規(guī)范，制定各模塊之間的接口協(xié)議與標(biāo)準(zhǔn)；再設(shè)計(jì)出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起構(gòu)成完整的智能傳感器系統(tǒng)。
關(guān)鍵字：智能傳感器系統(tǒng) SoC IP核

SoC設(shè)計(jì)IP核選擇策略

IP核可以?xún)煞N形式提供給客戶(hù)：軟核和硬核。兩種方式都可使客戶(hù)獲得在功能上經(jīng)過(guò)驗(yàn)證的設(shè)計(jì)。軟核也被稱(chēng)為可綜合內(nèi)核，需要由客戶(hù)進(jìn)行綜合并在其SoC上實(shí)現(xiàn)。而硬核已完全實(shí)現(xiàn)(完成了版圖設(shè)計(jì))，可直接用于制造。(從技術(shù)上說(shuō)，一種設(shè)計(jì)只有生產(chǎn)后才能實(shí)現(xiàn)。但是在此情況下，實(shí)現(xiàn)的意思是指安排布局并可直接投入生產(chǎn))。SoC團(tuán)隊(duì)只需將硬核像一個(gè)單片集成電路片那樣置入芯片即可。軟核和硬核具有不同的問(wèn)題和好處。
關(guān)鍵字：技術(shù)支持 IP核定制

基于USB2.0和DDR2 SDRAM IP核的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

本文設(shè)計(jì)的高速數(shù)據(jù)采集系統(tǒng)是應(yīng)用于芯片現(xiàn)場(chǎng)測(cè)試的實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)，由于被測(cè)試芯片為250 MHz 8 bit的高速AD輸出，因此，該數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)采集率是2 Gbps。為了達(dá)到實(shí)時(shí)、高速、海量的數(shù)據(jù)采集，該系統(tǒng)利用DDR2 SDRAM的高速數(shù)據(jù)傳輸能力和海量存儲(chǔ)能力做為采集數(shù)據(jù)的緩存，然后通過(guò)具有即插即用、易擴(kuò)展、傳輸速率較高等特點(diǎn)的USB2.0接口來(lái)將DDR2 SDRAM中的數(shù)據(jù)傳輸?shù)接?jì)算機(jī)中進(jìn)行存儲(chǔ)和分析。
關(guān)鍵字：乒乓緩存數(shù)據(jù)采集 IP核

基于SoPC架構(gòu)的四通道SSI通信控制器

采用VHDL硬件描述語(yǔ)言，以Xilinx公司的FPGA為設(shè)計(jì)平臺(tái)，設(shè)計(jì)實(shí)現(xiàn)了以開(kāi)源軟核MC8051為核心的控制單元，控制4路SSI協(xié)議模塊的SoPC架構(gòu)的通信控制器，并對(duì)通信控制器進(jìn)行了功能仿真與驗(yàn)證。該控制器可靈活進(jìn)行IP核模塊擴(kuò)展，并可作為外圍處理機(jī)與TI公司TMS320C6000系列DSP進(jìn)行互連通信，將慢速串行通信任務(wù)進(jìn)行分離，從而減輕DSP的負(fù)擔(dān)，提高系統(tǒng)的整體性能。
關(guān)鍵字： IP核同步串行接口協(xié)議 SoPC架構(gòu)