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asic-to-fpga 文章 進(jìn)入asic-to-fpga技術(shù)社區(qū)
DDS直接數(shù)字合成4 - 插值
- 現(xiàn)在，雖然相位累加器非常精確，但輸出受到查找表中條目數(shù)量有限的影響：從一個(gè)條目轉(zhuǎn)到下一個(gè)條目時(shí)，輸出值會(huì)“跳躍”。 這對(duì)于低輸出頻率特別敏感，但也會(huì)影響高輸出頻率，這會(huì)在輸出頻譜中引入不需要的頻率。我們將解決這個(gè)問題。 為了便于理解，讓我們回到 15 位相位累加器。// sine without linear interpolationreg [14:0] phase_acc; ? ?// 15bitalways @(posedge clk) phase_acc <= phase
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DDS直接數(shù)字合成3 - 相位累加器
- DDS的第二個(gè)技巧是長(zhǎng)相位累加器。 它允許來自DDS輸出的信號(hào)頻率非常靈活。我們將通過一個(gè)示例了解它是如何工作的。 讓我們從這個(gè)簡(jiǎn)單的代碼開始。reg [10:0] cnt; ? // 11bit counteralways @(posedge clk) cnt <= cnt + 11'h1;sine_lookup my_sine(.clk(clk), .addr(cnt), .value(sine_lookup_output));計(jì)數(shù)器實(shí)際上是一個(gè)“相位累加器”。 那是因?yàn)樗看?/li>
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DDS直接數(shù)字合成2 - 任意信號(hào)
- 為了生成任意信號(hào)，DDS 依賴于兩個(gè)主要技巧。LUT第一個(gè) DDS 技巧是 LUT（查找表）。 LUT 是一個(gè)表格，用于保存我們想要生成的模擬信號(hào)的形狀。在FPGA中，LUT是作為blockram實(shí)現(xiàn)的。 在上圖中，我們使用了 512x10 位 LUT，它通常適合一個(gè)或兩個(gè)物理 FPGA 模塊。正弦波最常產(chǎn)生的信號(hào)形狀是正弦波。 它很特別，因?yàn)樗袃蓚€(gè)對(duì)稱性，可以很容易地利用它們來使 LUT 看起來更大。在正弦波中，第一個(gè)對(duì)稱性是sin（α）=sin（π-α）。假設(shè)我們的 “my_DDS_LUT” blo
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DDS直接數(shù)字合成1 - 簡(jiǎn)介
- 讓我們看看FPGA DSS實(shí)現(xiàn)是多么容易。DAC接口好的，您的新FPGA板具有快速DAC（數(shù)模轉(zhuǎn)換器）模擬輸出。 下面是一個(gè)運(yùn)行頻率為10MHz的100位DAC的電路板設(shè)置。在100MHz頻率下，F(xiàn)PGA每10ns向DAC提供一個(gè)新的10位值。DAC輸出模擬信號(hào)，對(duì)于周期性信號(hào)，奈奎斯特限值表示可以達(dá)到高達(dá)50MHz的速度。一個(gè)簡(jiǎn)單的DDSDDS 通常用于生成周期性信號(hào)。 現(xiàn)在，讓我們嘗試一些簡(jiǎn)單的東西并生成一個(gè)方波。module SimpleDDS(DAC_clk, DAC_data);input DA
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FPGA：圖形 LCD 面板- 文本
- 圖形 LCD 面板 4 - 文本讓我們嘗試在面板上顯示字符。 這樣，面板就可以用作文本終端。我們的 480x320 示例面板可用作 80 列 x 40 行控制臺(tái)（使用 6x8 字符字體）或 60 列 x 40 行控制臺(tái)（使用 8x8 字符字體）。 我們將使用“字符生成器”技術(shù)。字符生成器讓我們假設(shè)“你好”這個(gè)詞在屏幕上的某個(gè)地方。在 ASCII 中，它使用 5 個(gè)字節(jié)（0x48、0x65、0x6C、0x6C、0x6F）。 我們的簡(jiǎn)單字符生成器使用一個(gè) RAM 來保存要顯示的字符，并使用一個(gè) ROM 來保存
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FPGA：圖形 LCD 面板- 視頻發(fā)生器
- 圖形 LCD 面板 2 - 視頻發(fā)生器在能夠在面板上顯示任何內(nèi)容之前，我們需要生成視頻同步信號(hào)（H-sync 和 V-sync）。本項(xiàng)目使用的液晶屏具有以下特點(diǎn)：?jiǎn)紊?，分辨率?480x320（約 150000 像素）。同步接口，4位數(shù)據(jù)接口（每個(gè)時(shí)鐘輸入4個(gè)像素）。沒有屏幕外時(shí)間。使用 4 位數(shù)據(jù)輸入時(shí)，我們需要水平 480/4=120 個(gè)時(shí)鐘。使用 320 行，一個(gè)完整的視頻幀需要 120x320=38400 個(gè)時(shí)鐘。代碼如下所示：parameter ScreenWidth =&n
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FPGA：圖像化LCD屏-介紹
- 圖形LCD面板使用數(shù)字接口，易于與FPGA連接。不同的接口圖形 LCD 面板有 2 種風(fēng)格：具有類似視頻的界面具有類似 CPU 外設(shè)的接口1.類似視頻的界面2. 類似CPU外設(shè)的接口優(yōu)勢(shì)低成本和廣泛可用（例如用于筆記本電腦）易于通過 FPGA 進(jìn)行控制自由顯示的內(nèi)容（幀緩沖/動(dòng)態(tài)視頻/精靈/硬件鼠標(biāo)光標(biāo)......或這些的任意組合）易于連接到微控制器幀緩沖存儲(chǔ)器集成在面板上弊端需要視頻控制器（FPGA 或?qū)Ｓ眯酒┬枰恍┩獠看鎯?chǔ)器（用于幀緩沖器、字符生成器等）更高的成本和更低的可用性僅適用于幀緩沖器應(yīng)用
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Achronix:2024年全球“智能化”趨勢(shì)將帶來全新機(jī)遇
- Achronix Semiconductor中國(guó)區(qū)總經(jīng)理 郭道正Achronix 半導(dǎo)體公司是一家提供高性能、高密度FPGA方案的高科技公司，成立于2004 年。自2017 年第一季度實(shí)現(xiàn)盈利以來，其季度營(yíng)收由2016年第四季度的500萬(wàn)美元，一年后躍升至4000萬(wàn)美元，并成為當(dāng)時(shí)世界上發(fā)展速度最快的半導(dǎo)體公司之一。2024年新年之際，正值A(chǔ)chronix半導(dǎo)體成立20周年，我們EEPW也有幸采訪到了Achronix中國(guó)區(qū)總經(jīng)理郭道正先生，讓我們站在Achronix的視角上，回望過去的2023年，展望到來
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FPGA：動(dòng)手實(shí)踐 - 數(shù)字示波器
- 讓我們構(gòu)建一個(gè)簡(jiǎn)單的數(shù)字示波器。單通道，約100 MSPS（每秒兆采樣）基于 RS-232（我們也會(huì)研究 USB）便宜的！簡(jiǎn)單的數(shù)字示波器配方使用 KNJN.com 的零件，以下是我們所需的基本項(xiàng)目。1 x Pluto FPGA 板，帶 TXDI 和電纜（item#6120 和 #6130）1 x Flash 100MHz 采集板 （item#1206 ）BNC 連接器 + 尼龍支架 + 連接器 2x8 （item#1250 + #1270 + #1275 ）這是它們的樣子。我們還需要以下物品（
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FPGA：示波器 華麗的干涉圖案
- flashy 板的輸入帶寬遠(yuǎn)高于 Nyquest 的最大理論值 40MHz（我們?cè)谶@里使用的是時(shí)鐘頻率為 80MHz的 Flashy）。那么，如果我們向 Flashy 提供高于 40MHz 的信號(hào)會(huì)發(fā)生什么？測(cè)試設(shè)置測(cè)試裝置由一個(gè)直接連接到 Flashy 的HP8640B信號(hào)發(fā)生器組成。該發(fā)生器能夠產(chǎn)生高達(dá)550MHz的正弦波。干涉圖案首先，信號(hào)發(fā)生器關(guān)閉。我們應(yīng)用一個(gè)1.000MHz的測(cè)試信號(hào)，并校準(zhǔn)輸出。 讓我們?cè)谶@里得到 7 個(gè)垂直除法。如果我們應(yīng)用 80MHz 信號(hào)...跡線保持平坦（因?yàn)槲覀兊牟?/li>
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數(shù)字示波器 - 歷史、功能、屏幕截圖
- 軟件開發(fā)早在 2003 年，該軟件就啟動(dòng)了。這是在設(shè)計(jì)周期開始時(shí)獲取的第一批屏幕截圖之一。圖形用戶界面GUI 變化很快。這是更高版本。觸發(fā)器像所有普通示波器一樣，有 3 種觸發(fā)器：?jiǎn)未危猴@示一次跟蹤（發(fā)生觸發(fā)時(shí)）。與“手臂”按鈕配合使用。正常：每次觸發(fā)發(fā)生時(shí)顯示跟蹤，如果觸發(fā)器未發(fā)生，則不顯示任何內(nèi)容。自動(dòng)：觸發(fā)時(shí)顯示跟蹤，如果半秒內(nèi)沒有觸發(fā)，則仍然顯示跟蹤。堅(jiān)持添加了持久性功能，可以一次記住和顯示多達(dá) 16 幀（它會(huì)淡化舊幀）。周期重建（“樣本等效時(shí)間”技術(shù)）一個(gè)有趣的功能是能夠顯示一個(gè)周期（周期信號(hào)）
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Flashy 采集板
- Flashy是一款高速模擬采集板。它通常與FPGA板一起使用，以創(chuàng)建數(shù)字示波器。這是一個(gè)單通道 Flashy（頂板），帶有 BNC 連接器和 Pluto-II（底板）。 該組合構(gòu)成了單通道 100MSPS（每秒兆采樣數(shù)）數(shù)字示波器。Flashy 板有三種速度等級(jí)：具有ADC60的08060MHz振蕩器（典型工作頻率范圍為20MHz至70MHz）具有ADC100的08100MHz振蕩器（典型工作頻率范圍為20MHz至125MHz）125MHz/133MHz振蕩器，帶ADC08200（典型工作頻率范
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FPGA：數(shù)字示波器 4 - 更多功能
- 現(xiàn)在示波器骨架已開始工作，可以輕松添加更多功能。邊沿斜率觸發(fā)讓我們添加在上升沿或下降沿觸發(fā)的能力。 任何示波器都可以做到這一點(diǎn)。我們需要一點(diǎn)信息來決定我們想要觸發(fā)的方向。 讓我們使用 PC 發(fā)送的數(shù)據(jù)的 bit-0。assign Trigger = (RxD_data[0] ^ Threshold1) & (RxD_data[0] ^ ~Threshold2);這很容易。更多選項(xiàng)讓我們添加控制觸發(fā)閾值的功能。 這是一個(gè) 8 位值。 然后我們需要水平采集速率控制、濾波控制...... 這需
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asic-to-fpga介紹
您好，目前還沒有人創(chuàng)建詞條asic-to-fpga!
歡迎您創(chuàng)建該詞條，闡述對(duì)asic-to-fpga的理解，并與今后在此搜索asic-to-fpga的朋友們分享。 創(chuàng)建詞條
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