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FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之：典型實例-LogicLock功能演示

本節(jié)旨在通過Quartus軟件自帶的工程實例——“l(fā)ockmult”來熟悉Altera Quartus II邏輯鎖定功能LogicLock的使用方法。在本節(jié)中，將主要講解下面知識點。
關(guān)鍵字： QuartusII LogicLock FPGA

基于Verilog HDL的SDX總線與Wishbone總線接口轉(zhuǎn)化的設(shè)計與實現(xiàn)

針對機載信息采集系統(tǒng)可靠性、數(shù)據(jù)管理高效性以及硬件成本的需求，介紹了基于硬件描述語言Verilog HDL設(shè)計的SDX總線與Wishbo ne總線接口轉(zhuǎn)化的設(shè)計與實現(xiàn)，并通過Modelsim進行功能仿真，在QuartusⅡ軟件平臺上綜合，最終在Altera公司的CyclONeⅢ系列FPGA上調(diào)試。實驗證明了設(shè)計的可行性。
關(guān)鍵字： SDX總線 Wishbone總線 FPGA

基于FPGA的DDR內(nèi)存條的控制研究

隨著數(shù)據(jù)存儲量的日益加大以及存儲速度的加快，大容量的高速存儲變得越來越重要。內(nèi)存條既能滿足大容量的存儲又能滿足讀寫速度快的要求，這樣使得對內(nèi)存條控制的應(yīng)用越來越廣泛。首先介紹了內(nèi)存條的工作原理，內(nèi)存條電路設(shè)計的注意事項，以及如何使用FPGA實現(xiàn)對DDR內(nèi)存條的控制，最后給出控制的仿真波形。
關(guān)鍵字： DDR 內(nèi)存條 FPGA

FPGA系統(tǒng)設(shè)計的仿真驗證之： FPGA設(shè)計仿真驗證的原理和方法

嚴(yán)格來講，F(xiàn)PGA設(shè)計驗證包括功能與時序仿真和電路驗證。仿真是指使用設(shè)計軟件包對已實現(xiàn)的設(shè)計進行完整測試，模擬實際物理環(huán)境下的工作情況。
關(guān)鍵字：仿真驗證 ModelSim FPGA CompilerII FoundationSeries Quartus

基于FPGA的LVDS模塊在DAC系統(tǒng)中的應(yīng)用

介紹了LVDS技術(shù)的原理，對LVDS接口在高速數(shù)據(jù)傳輸系統(tǒng)中的應(yīng)用做了簡要的分析，著重介紹了基于FPGA的LVDS_TX模塊的應(yīng)用，并通過其在DAC系統(tǒng)中的應(yīng)用實驗進一步說明了LVDS接口的優(yōu)點。
關(guān)鍵字： LVDS接口高速數(shù)據(jù)傳輸 FPGA

FPGA控制CLC5958型A/D轉(zhuǎn)換器高速PCI采集

　隨著信息技術(shù)的發(fā)展，基于微處理器的數(shù)字信號處理在測控、通訊、雷達等各個領(lǐng)域得到廣泛的應(yīng)用。被處理的模擬信號也在向高頻、寬帶方面發(fā)展，但這需要高速、高分辨率的數(shù)字采集卡以將模擬信號數(shù)字化。美國國家半導(dǎo)體公司新推出的系列高速、高分辨率模/數(shù)轉(zhuǎn)換器（如CLC5958）就非常適用于需要高速、高分辨率的信號采集系統(tǒng)。
關(guān)鍵字： CLC5958型 A/D轉(zhuǎn)換器 FPGA PCI

FPGA系統(tǒng)設(shè)計的仿真驗證之：功能仿真和時序仿真的區(qū)別和實現(xiàn)方法

這里我們使用一個波形發(fā)生器作為例子，來說明如何使用Modelsim對Quartus II生成的IP Core和相應(yīng)的HDL文件進行功能仿真和時序仿真。這個例子里面使用到了由Quartus II生成的一個片上ROM存儲單元。這種存儲單元和RAM一樣，都是基本的FPGA片上存儲單元，在以后的設(shè)計里面會經(jīng)常使用到。
關(guān)鍵字：仿真驗證功能仿真 FPGA 時序仿真

基于EDMA的FPGA與DSP之間圖像高速穩(wěn)定數(shù)據(jù)傳輸?shù)牡脑O(shè)計與實現(xiàn)

設(shè)計了在FPGA與DSP之間進行圖像數(shù)據(jù)傳輸?shù)挠布Y(jié)構(gòu)，介紹了EDMA的工作原理、傳輸參數(shù)配置和EDMA的傳輸流程。在開發(fā)的實驗平臺上實現(xiàn)了這一傳輸過程。借助TI公司的DSP調(diào)試平臺CCS把接收到的圖像數(shù)據(jù)恢復(fù)成圖像，驗證了傳輸過程的正確性和穩(wěn)定性。
關(guān)鍵字： EDMA 數(shù)據(jù)傳輸 FPGA

FPGA系統(tǒng)設(shè)計的仿真驗證之：仿真測試文件（Testbench）的設(shè)計方法

隨著設(shè)計量和復(fù)雜度的不斷增加，數(shù)字設(shè)計驗證變得越來越難，所消耗的成本也越來越高。面對這種挑戰(zhàn)，驗證工程師必須依靠相應(yīng)的驗證工具和方法才行。對于大型的設(shè)計，比如上百萬門的設(shè)計驗證，工程師必須使用一整套規(guī)范的驗證工具；而對于較小的設(shè)計，使用具有HDL testbench的仿真器是一個不錯的選擇。
關(guān)鍵字：仿真驗證仿真測試文件 FPGA Testbench

基于D類功率放大的高效率音頻功率放大器設(shè)計

為提高功放效率，以適應(yīng)現(xiàn)代社會高效、節(jié)能和小型化的發(fā)展趨勢，以D類功率放大器為核心，以單片機89C51和可編程邏輯器件（FPGA）進行控制及時數(shù)據(jù)的處理，實現(xiàn)了對音頻信號的高效率放大。系統(tǒng)最大不失真輸出功率大于1 W,可實現(xiàn)電壓放大倍數(shù)1~20連續(xù)可調(diào)，并增加了短路保護斷電功能，輸出噪聲低。系統(tǒng)可對功率進行計算顯示，具有4位數(shù)字顯示，精度優(yōu)于5%
關(guān)鍵字：音頻放大器 D類功率放大 FPGA

FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之：創(chuàng)建工程設(shè)計文件

Quartus II軟件將工程信息存儲在Quartus II工程配置文件中，如表5.1所示。它包含有關(guān)Quartus II工程的所有信息，包括設(shè)計文件、波形文件、SignalTap? II文件、內(nèi)存初始化文件以及構(gòu)成工程的編譯器、仿真器和軟件構(gòu)建設(shè)置。
關(guān)鍵字： QuartusII 編譯器 FPGA 仿真器

FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之：Quartus II軟件基礎(chǔ)介紹

Quartus II設(shè)計軟件是Altera提供的完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定設(shè)計需要，為可編程芯片系統(tǒng)（SOPC）提供全面的設(shè)計環(huán)境。Quartus II軟件含有FPGA和CPLD設(shè)計所有階段的解決方案。
關(guān)鍵字： QuartusII Max+PlusII FPGA

硬件描述語言Verilog HDL設(shè)計進階之：使用函數(shù)實現(xiàn)簡單的處理器

本實例使用Verilog HDL設(shè)計一個簡單8位處理器，可以實現(xiàn)兩個8位操作數(shù)的4種操作。在設(shè)計過程中，使用了函數(shù)調(diào)用的設(shè)計方法。
關(guān)鍵字： VerilogHDL 函數(shù) 處理器 FPGA

硬件描述語言Verilog HDL設(shè)計進階之：自動轉(zhuǎn)換量程頻率計控制器

本實例使用Verilog HDL設(shè)計一個可自動轉(zhuǎn)換量程的頻率計控制器。在設(shè)計過程中，使用了狀態(tài)機的設(shè)計方法，讀者可根據(jù)綜合實例6的流程將本實例的語言設(shè)計模塊添加到自己的工程中。
關(guān)鍵字： VerilogHDL 頻率計控制器 FPGA

基于PXI總線的航天設(shè)備測試用高精度恒流源的設(shè)計與實現(xiàn)

給出了一種基于PXI總線的高精度恒流源的實現(xiàn)方法，介紹了其電路各個組成部分。測量結(jié)果其精度和分辨率均為15．7位，可應(yīng)用于要求高精度的測試系統(tǒng)。
關(guān)鍵字：高精度恒流源 PXI總線 FPGA

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基于FPGA+DSP遠程監(jiān)控器設(shè)計與實現(xiàn)
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