chiplet phy designer 文章進(jìn)入chiplet phy designer技術(shù)社區(qū)

薈聚兩大代工廠最尖端工藝：英特爾展示全球首款基于 UCIe 連接的 Chiplet 芯片，代號(hào) Pike Creek

IT之家 9 月 20 日消息，英特爾 CEO 帕特?基辛格 (Pat Gelsinger) 在 Innovation 2023 活動(dòng)上展示了全球首款基于 UCIe 連接 Chiplet（芯粒）的處理器。這顆代號(hào)為“Pike Creek”的測(cè)試芯片薈聚了兩大代工廠最尖端工藝，包括基于 Intel 3 工藝的 Intel UCIe IP 小芯片，以及 TSMC N3E 的 Synopsys（新思科技）UCIe IP 小芯片，兩個(gè)小芯片之間則通過(guò)英特爾 EMIB 接口進(jìn)行通信。UCIe（U
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Valens符合MIPI A-PHY標(biāo)準(zhǔn)的VA7000芯片組賦能應(yīng)用于高級(jí)駕駛輔助系統(tǒng)的雷達(dá)連接技術(shù)的轉(zhuǎn)型

家在音視頻領(lǐng)域和汽車市場(chǎng)領(lǐng)先的高性能連接方案供應(yīng)商Valens Semiconductor（以下簡(jiǎn)稱Valens）宣布將在2023年布魯塞爾汽車傳感技術(shù)展覽會(huì)上展示其汽車解決方案以及其技術(shù)如何改革高速傳感器連接方法。屆時(shí)，Valens將攜手Smart Radar System（SRS）聯(lián)合展示一項(xiàng)專注于先進(jìn)駕駛輔助系統(tǒng)的新一代集中式雷達(dá)和傳感器融合功能，其中Valens VA7000芯片搭載于SRS的軟件定義成像雷達(dá)中。VA7000芯片這一組合解決方案為汽車行業(yè)帶來(lái)了顯著優(yōu)勢(shì)，例如能夠使用體積更小的雷達(dá)和
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延續(xù)摩爾定律：先進(jìn)封裝進(jìn)入3D堆疊CPU/GPU時(shí)代

堆疊需求旺盛。
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英特爾 Chiplet 戰(zhàn)略加速 FPGA 開(kāi)發(fā)

Chiplet 使英特爾 PSG 能夠?yàn)槠?FPGA 添加許多新功能
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Achronix幫助用戶基于Speedcore eFPGA IP來(lái)構(gòu)建Chiplet

高性能FPGA芯片和嵌入式FPGA IP（eFPGA?IP）領(lǐng)域內(nèi)的先鋒企業(yè)Achronix半導(dǎo)體公司日前宣布：為幫助用戶利用先進(jìn)的Speedcore eFPGA IP來(lái)構(gòu)建先進(jìn)的chiplet解決方案，公司開(kāi)通專用網(wǎng)頁(yè)介紹相關(guān)技術(shù)，以幫助用戶快速構(gòu)建新一代高靈活性、高性價(jià)比的chiplet產(chǎn)品， chiplet設(shè)計(jì)和開(kāi)發(fā)人員可以透過(guò)該公司網(wǎng)站獲得有關(guān)Speedcore eFPGA IP的全面支持。中國(guó)客戶亦可以通過(guò)Achronix在中國(guó)的服務(wù)團(tuán)隊(duì)得到同樣的支持。Speedcore??
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AI熱潮下，芯片制造商將芯片堆疊起來(lái)，就像搭積木

7月11日消息，人工智能熱潮推動(dòng)芯片制造商加速堆疊芯片設(shè)計(jì)，就像高科技的樂(lè)高積木一樣。業(yè)內(nèi)高管稱，這種所謂的Chiplet（芯粒）技術(shù)可以更輕松地設(shè)計(jì)出更強(qiáng)大的芯片，它被認(rèn)為是集成電路問(wèn)世60多年以來(lái)最重要的突破之一。IBM研究主管達(dá)里奧·吉爾（Darío Gil）在接受采訪時(shí)表示：“封裝和Chiplet技術(shù)是半導(dǎo)體的未來(lái)重要組成部分?！薄跋啾扔趶牧汩_(kāi)始設(shè)計(jì)一款大型芯片，這種技術(shù)更加強(qiáng)大?！比ツ?，AMD、英特爾、微軟、高通、三星電子和臺(tái)積電等科技巨頭組成了一個(gè)聯(lián)盟，旨在制定Chiplet設(shè)計(jì)標(biāo)準(zhǔn)。英偉達(dá)，
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泰瑞達(dá)亮相SEMICON China：解讀異構(gòu)集成和Chiplet時(shí)代下，測(cè)試行業(yè)的機(jī)遇與挑戰(zhàn)

2023年7月3日，中國(guó) 北京訊 —— 全球先進(jìn)的自動(dòng)測(cè)試設(shè)備供應(yīng)商泰瑞達(dá)（NASDAQ:TER）宣布，受邀出席了SEMICON China 2023同期舉辦的“先進(jìn)封裝論壇 - 異構(gòu)集成”活動(dòng)。在活動(dòng)中，泰瑞達(dá)Complex SOC事業(yè)部亞太區(qū)總經(jīng)理張震宇發(fā)表題為《異構(gòu)集成和Chiplet時(shí)代下，芯片測(cè)試行業(yè)的機(jī)遇與挑戰(zhàn)》的精彩演講，生動(dòng)介紹泰瑞達(dá)對(duì)于先進(jìn)封裝，在質(zhì)量和成本之間找到平衡和最優(yōu)方案的經(jīng)驗(yàn)和見(jiàn)解。 SEMICON China是中國(guó)最重要的半導(dǎo)體行業(yè)盛事之一，見(jiàn)證中國(guó)半導(dǎo)體制造業(yè)的茁
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Rambus高速GDDR6 PHY打通AI應(yīng)用的數(shù)據(jù)瓶頸

幾年前當(dāng)AI剛開(kāi)始流行之時(shí)，很多人預(yù)測(cè)AI應(yīng)用最大的瓶頸將是存儲(chǔ)器的讀取和寫(xiě)入速度，這會(huì)嚴(yán)重影響訓(xùn)練和推斷的效率，以及做出相應(yīng)反饋的速度。特別是2023年以來(lái)，以ChatGPT為代表的生成式AI讓人們看到了智能世界的無(wú)限可能，而如何有效地采集、存儲(chǔ)、傳輸、處理數(shù)據(jù)和模型則成為實(shí)現(xiàn)高質(zhì)量AI的關(guān)鍵，這就需要高速傳輸技術(shù)的革新。無(wú)論是云端AI訓(xùn)練還是向網(wǎng)絡(luò)邊緣轉(zhuǎn)移的AI推理，都需要高帶寬、低時(shí)延的內(nèi)存。鑒于GPU已經(jīng)成為目前人工智能訓(xùn)練和推理中的核心處理單元，邁向高性能GDDR6內(nèi)存接口已是大勢(shì)所趨。近日，
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POWERSTAGE-DESIGNER 適用于常用開(kāi)關(guān)模式電源的 Power Stage Designer? 軟件工具

概述Power Stage Designer 是一款基于 Java 的工具，可根據(jù)用戶輸入計(jì)算 21 種拓?fù)涞碾妷汉碗娏鳎兄诩涌祀娫丛O(shè)計(jì)。另外，Power Stage Designer 包含波特圖繪圖工具和具有各種功能的實(shí)用工具箱，讓電源設(shè)計(jì)更簡(jiǎn)單。這款工具可以非?？焖俚亻_(kāi)始全新的電源設(shè)計(jì)，因?yàn)樗杏?jì)算都是實(shí)時(shí)執(zhí)行的?！ぁ癟opology”窗口 – 根據(jù)輸入?yún)?shù)提供拓?fù)湫畔⒑驮ㄐ巍oop Calculator – 有助于確定不同拓?fù)涞难a(bǔ)償網(wǎng)絡(luò)·Load Step Calculator –
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Arasan宣布立即推出第二代MIPI D-PHY

Arasan Chip Systems宣布立即推出其第二代MIPI D-PHY IP產(chǎn)品，支持MIPI D-PHY v1.1，速度高達(dá)1.5gbps，支持MIPI D-PHY v1.2，速度高達(dá)2.5gbps，用于GlobalFoundries 22nm SoC設(shè)計(jì)，重新設(shè)計(jì)了超低功耗和面積。這兩款產(chǎn)品的獨(dú)特之處在于MIPI D-PHY IP v1.1 IP針對(duì)可穿戴設(shè)備和物聯(lián)網(wǎng)顯示應(yīng)用的超低功率進(jìn)行了進(jìn)一步優(yōu)化，這些應(yīng)用的小型低分辨率屏幕需要最小的吞吐量，但功率至關(guān)重要。 D-PHY IP
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開(kāi)始使用 Power Stage Designer 的 13 個(gè)理由

十多年來(lái)，德州儀器 (TI) 的 Power Stage Designer? 工具一直是一款出色的設(shè)計(jì)工具，可協(xié)助電氣工程師計(jì)算不同電源拓?fù)涞碾娏骱碗妷?。我認(rèn)為，利用這款工具可以輕松開(kāi)始全新的電源設(shè)計(jì)，因?yàn)樗梢詫?shí)時(shí)執(zhí)行各種計(jì)算，并為您提供直接反饋。我們最新版本的 Power Stage Designer 在其現(xiàn)有功能集之上添加了一個(gè)新拓?fù)浜蛢蓚€(gè)新的設(shè)計(jì)功能，可幫助您進(jìn)一步縮短開(kāi)發(fā)電源的設(shè)計(jì)時(shí)間。新工具包含場(chǎng)效應(yīng)晶體管 (FET) 損耗計(jì)算器、并聯(lián)電容器的電流共享計(jì)算器、交流/直流
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Chiplet 安全風(fēng)險(xiǎn)被低估

Chiplet 面臨的安全挑戰(zhàn)之大令人望而生畏。
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突破封控！中國(guó)推出自有小芯片接口標(biāo)準(zhǔn)，加速半導(dǎo)體自研發(fā)

從整個(gè)芯片的發(fā)展來(lái)看，隨著芯片工藝制程提升的難度越來(lái)越大，Chiplet這種小芯片疊加的方案，已經(jīng)逐漸成為了一種主流。特別是5nm以下先進(jìn)芯片工藝，在制造單芯片產(chǎn)品之際成本極高，所以用Chiplet的方案不但能保證性能，同時(shí)也能有效節(jié)約成本。目前整個(gè)行業(yè)都在向Chiplet方向發(fā)展，甚至海外還有專門(mén)針對(duì)Chiplet這一技術(shù)的聯(lián)盟——UCIe聯(lián)盟。UCIe聯(lián)盟的初衷是確保來(lái)自不同供應(yīng)商的小芯片相互兼容，畢竟多芯片設(shè)計(jì)的優(yōu)勢(shì)之一是它們可以由不同的公司設(shè)計(jì)，并由不同的代工廠在不同的節(jié)點(diǎn)生產(chǎn)。這樣要做到不同芯片
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中國(guó)Chiplet的機(jī)遇與挑戰(zhàn)及芯片接口IP市場(chǎng)展望

在探討Chiplet(小芯片)之前，摩爾定律是繞不開(kāi)的話題。戈登·摩爾先生在1965 年提出了摩爾定律：每年單位面積內(nèi)的晶體管數(shù)量會(huì)增加一倍，性能也會(huì)提升一倍。這意味著，在相同價(jià)格的基礎(chǔ)上，能獲得的晶體管數(shù)量翻倍。不過(guò)，摩爾先生在十年后的1975年，把定律的周期修正為24個(gè)月。至此，摩爾定律已經(jīng)影響半導(dǎo)體行業(yè)有半個(gè)世紀(jì)。隨著集成電路技術(shù)的不斷演進(jìn)，半導(dǎo)體行業(yè)發(fā)現(xiàn)摩爾定律在逐漸失效。上圖右上部分是英特爾x86 CPU 1970-2025年的演化歷史，可看出每顆芯片的晶體管數(shù)量持續(xù)增加(右上深藍(lán)色線條)，但時(shí)
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Chiplet：后摩爾時(shí)代關(guān)鍵芯片技術(shù)，先進(jìn)封裝市場(chǎng)10年10倍

大家好，我是小胡。在前面的內(nèi)容我們講國(guó)內(nèi)六大CPU廠商的時(shí)候，發(fā)現(xiàn)了一個(gè)問(wèn)題，就是國(guó)產(chǎn)CPU后續(xù)工藝迭代的問(wèn)題。除了華為鯤鵬以外，其余五大CPU廠商目前主力芯片的制程工藝都在10nm以上，而六大廠商當(dāng)中有四家被列入實(shí)體清單，鯤鵬920雖然是7nm工藝，但這兩年一直依靠庫(kù)存支撐，芯片供應(yīng)鏈問(wèn)題一直是國(guó)產(chǎn)CPU無(wú)法回避的問(wèn)題。22年8月份之后，Chiplet技術(shù)，也就是芯粒技術(shù)在A股市場(chǎng)中熱度升高，我在看券商研報(bào)的時(shí)候發(fā)現(xiàn)，“超越摩爾定律”、“性能升級(jí)”、“彎道超車”、“產(chǎn)業(yè)突破”成為了研報(bào)當(dāng)中的關(guān)鍵詞。今天
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