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cpld／fpga 文章進(jìn)入cpld／fpga技術(shù)社區(qū)

基于ARM的快速原型化平臺的實現(xiàn)

摘要：本文首先闡述了嵌入式系統(tǒng)的特點以及可測性、靈活性和模塊化的設(shè)計方法,接著介紹了ARM核的快速原型化平 ...
關(guān)鍵字：快速原型化 FPGA 隨機(jī)方向傳輸

無線通信領(lǐng)域FPGA的應(yīng)用分析

1.1無線通信綜述進(jìn)入21世紀(jì)以來，無線通信技術(shù)正在以前所未有的速度向前發(fā)展。隨著用戶對各種實時多媒體業(yè)務(wù)需求的增加和互聯(lián)網(wǎng)技術(shù)的迅猛發(fā)展，可以預(yù)計，未來的無線通信技術(shù)將朝著數(shù)字化、綜合化、寬帶化、智能化和
關(guān)鍵字： FPGA 無線通信領(lǐng)域分析

FPGA方案：SoC數(shù)字顯示系統(tǒng)

本文以Virtex-II系列PlatformFPGA為例，說明采用FPGA方案進(jìn)行數(shù)字顯示系統(tǒng)設(shè)計所具有的靈活、快速和低成本等特性。系統(tǒng)級芯片(SoC)解決方案被譽(yù)為半導(dǎo)體業(yè)最重要的發(fā)展之一，目前，從數(shù)字手機(jī)和數(shù)字電視等消費類電子
關(guān)鍵字： FPGA SoC 方案數(shù)字顯示系統(tǒng)

基于FPGA的高速實時數(shù)據(jù)采集系統(tǒng)設(shè)計

摘要：設(shè)計的基于FPGA的高速實時數(shù)據(jù)采集系統(tǒng)，可控制6路模擬信號的采集和處理，F(xiàn)PGA中的6個FIFO對數(shù)據(jù)進(jìn)行緩存，數(shù)據(jù)總線傳給DSP進(jìn)行實時處理和上傳給上位機(jī)顯示。程序部分是用Verilog HDL語言，并利用QuartusⅡ等E
關(guān)鍵字： FPGA 高速實時數(shù) 采集系統(tǒng)

基于DSP和CPLD的光纖陀螺信號采集系統(tǒng)設(shè)計

基于DSP和CPLD的光纖陀螺信號采集系統(tǒng)設(shè)計,摘要：隨著光纖陀螺在空空導(dǎo)彈中的廣泛應(yīng)用，為了對其特性進(jìn)行深入研究，設(shè)計了一種光纖陀螺信號采集系統(tǒng)。硬件結(jié)構(gòu)采用了DSP+CPLD的方式，控制AD芯片完成多路光纖陀螺數(shù)據(jù)的采集。為了降低干擾對采集精度的影響，在
關(guān)鍵字：采集系統(tǒng) 設(shè)計信號陀螺 DSP CPLD 光纖基于

賽靈思正式發(fā)貨全球首款異構(gòu)3D FPGA

All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司(Xilinx, Inc. (NASDAQ:XLNX) )日前宣布正式發(fā)貨 Virtex?-7 H580T FPGA —全球首款3D異構(gòu)All Programmable產(chǎn)品。Virtex-7 HT采用賽靈思的堆疊硅片互聯(lián) (SSI)技術(shù)，是提供業(yè)界帶寬最高的 FPGA，可提供多達(dá)16個28 Gbps收發(fā)器和72個13.1 Gbps收發(fā)器，也是唯一能滿足關(guān)鍵Nx100G和400G線路卡應(yīng)用功能要求的單芯片解決方案。結(jié)合賽靈思領(lǐng)先的100G變速
關(guān)鍵字：賽靈思 Virtex FPGA

基于FPGA的頻譜分析儀的設(shè)計與研制

頻譜分析儀是微電子測量領(lǐng)域中最基礎(chǔ)、最重要的測量儀器之一，是從事各種電子產(chǎn)品研發(fā)、生產(chǎn)、檢驗的重要工具。高分辨率、寬頻帶數(shù)字頻譜分析的方法和實現(xiàn)一直是該領(lǐng)域的研究熱點[1]。現(xiàn)代頻譜分析儀是基于現(xiàn)代數(shù)字信
關(guān)鍵字： FPGA 頻譜分析儀的設(shè)計

用ARM對FPGA進(jìn)行配置的原理與方法

0引言基于SRAM工藝FPGA在每次上電后需要進(jìn)行配置，通常情況下FPGA的配置文件由片外專用的EPROM來加載。這種傳統(tǒng)配置方式是在FPGA的功能相對穩(wěn)定的情況下采用的。在系統(tǒng)設(shè)計要求配置速度高、容量大、以及遠(yuǎn)程升級時，
關(guān)鍵字： FPGA ARM 原理方法

Altium全力支持全國職業(yè)院校技能大賽

下一代電子設(shè)計軟件與服務(wù)開發(fā)商 Altium公司近日宣布為2012年全國職業(yè)院校技能大賽高職組“電子產(chǎn)品設(shè)計及制作(基于FPGA)”廣東省選拔賽提供全程技術(shù)支持，并向所有參賽選手贊助Altium Designer 10使用授權(quán)，助力廣大參賽者打破技術(shù)壁壘，釋放設(shè)計潛力。
關(guān)鍵字： Altium FPGA 電子設(shè)計

基于FPGA的智能超聲波功率源的設(shè)計

基于FPGA的智能超聲波功率源的設(shè)計,近年來,超聲波在工業(yè)中的應(yīng)用不斷涌現(xiàn),比如超聲波探傷,超聲波清洗等等。伴隨著超聲研究的熱門，如何有效的產(chǎn)生符合要求的超聲波功率源也變的迫切起來，其性能特點直接影響著超聲的研究工作。上述研究需要超聲波具有高
關(guān)鍵字： FPGA 超聲波功率源

基于FPGA的全新數(shù)字化PCM中頻解調(diào)器設(shè)計

摘要：為了對中頻PCM信號進(jìn)行直接解調(diào)，提出一種全新的數(shù)字化PCM中頻解調(diào)器的設(shè)計方法。在實現(xiàn)過程中，采用大規(guī)模的FPGA芯片對位幀同步器進(jìn)行了融合，便于設(shè)備的集成化和小型化。這種新型的中頻解調(diào)器比傳統(tǒng)的基帶解
關(guān)鍵字： FPGA PCM 數(shù)字化中頻解調(diào)器

采用Xilinx 和FPGA的DDR2 SDRAM存儲器接口控制器的設(shè)計

采用Xilinx 和FPGA的DDR2 SDRAM存儲器接口控制器的設(shè)計,本白皮書討論各種存儲器接口控制器設(shè)計所面臨的挑戰(zhàn)和 Xilinx 的解決方案，同時也說明如何使用 Xilinx軟件工具和經(jīng)過硬件驗證的參考設(shè)計來為您自己的應(yīng)用(從低成本的 DDR SDRAM 應(yīng)用到像 667 Mb/sDDR2 SDRAM 這樣的更
關(guān)鍵字：接口控制器設(shè)計存儲器 SDRAM Xilinx FPGA DDR2 采用

采用CPLD與μC/OS -Ⅱ的斷路器智能控制單元設(shè)計

采用CPLD與μC/OS -Ⅱ的斷路器智能控制單元設(shè)計,本文介紹的智能控制單元采用數(shù)字信號處理器(DSP)及嵌入式實時操作系統(tǒng)完成各種數(shù)據(jù)的處理、通信和算法的設(shè)計，而狀態(tài)量的采集和執(zhí)行信號輸出將由復(fù)雜可編程邏輯器(CPLD)完成，主要是基于CPLD內(nèi)部硬件電路結(jié)構(gòu)的可靠性
關(guān)鍵字：單元設(shè)計智能控制斷路器 CPLD C/OS 采用

采用DSP與CPLD的三相五電平變頻器PWM脈沖發(fā)生器

采用DSP與CPLD的三相五電平變頻器PWM脈沖發(fā)生器,1 引言　　近年來,多電平變換器成為電力電子研究的熱點之一,它主要面向中壓大功率的應(yīng)用場合。目前,有三種基本的多電平變換器拓?fù)浣Y(jié)構(gòu)[1]：①二極管箝位型;②飛跨電容型;③級聯(lián)型?！　追N拓?fù)浣Y(jié)構(gòu)各有其優(yōu)缺點,但相
關(guān)鍵字： PWM 脈沖發(fā)生器變頻器電平 DSP CPLD 三相五采用

基于單片機(jī)與FPGA可調(diào)延時模塊的設(shè)計

系統(tǒng)結(jié)構(gòu)框圖如圖1。其硬件結(jié)構(gòu)比較簡單，主要由單片機(jī)P89C51RD、RS-232/TTL接口電路MAX232和可編程邏輯器件FPGA三部分組成。單片機(jī)P89C51RD2是上位PC機(jī)和FPGA的連接紐帶，它通過并口發(fā)送數(shù)據(jù)給FPGA，另一邊通過RS-2
關(guān)鍵字： FPGA 單片機(jī) 可調(diào)延時模塊

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cpld／fpga電路

利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開關(guān)電源設(shè)計的方法
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計與實現(xiàn)
基于FPGA的LCD顯示遠(yuǎn)程更新

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