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          EEPW首頁 >> 主題列表 >> cpld-pci接口

          FPGA:縱向創(chuàng)新與橫向整合引領(lǐng)變革

          • FPGA在先進(jìn)工藝路上的狂飚猛進(jìn)帶來了如影隨形的挑戰(zhàn):一方面,進(jìn)入20nm和14nm階段后,不光是FPGA復(fù)雜度提升,對(duì)其外圍的電源管理等芯片也提出了“與時(shí)俱進(jìn)”的要求。另一方面,隨著SoC FPGA和3D IC技術(shù)
          • 關(guān)鍵字: FPGA  創(chuàng)新    FPGA  IP  嵌入式  PLD  CPLD  SoC  數(shù)字信號(hào)處理  消費(fèi)電子  FPGA  

          從業(yè)績來看,賽靈思已經(jīng)遠(yuǎn)遠(yuǎn)領(lǐng)先于Altera

          • Altera和賽靈思20年來都在FPGA這個(gè)窄眾市場激烈的競爭者,然而Peter Larson基于對(duì)兩個(gè)公司現(xiàn)金流折現(xiàn)法的研究表明,賽靈思是目前FPGA市場的絕對(duì)領(lǐng)先者。(http://seekingalpha.com/article/2008621-xilinx-appears-
          • 關(guān)鍵字: 賽靈思  Altera    FPGA  IP  嵌入式  PLD  CPLD  SoC  數(shù)字信號(hào)處理  消費(fèi)電子  FPGA  

          用于VHDL的DRAM控制器設(shè)計(jì)

          • 80C186XL16位嵌入式微處理器是Intel公司在嵌入式微處理器市場的上導(dǎo)產(chǎn)品之一,已廣泛應(yīng)用于電腦終端、程控交換和工控等領(lǐng)域。在該嵌入式微處理器片內(nèi),集成有DRAM RCU單元,即DRAM刷新控制單元。RCU單元可以自動(dòng)產(chǎn)
          • 關(guān)鍵字: 80C186XL    CPLD    DRAM控制器    VHDL  

          基于CPLD/FPGA的VHDL語言電路優(yōu)化設(shè)計(jì)

          • 杜志傳,鄭建立(上海理工大學(xué) 醫(yī)療器械與食品學(xué)院 上海 200093)0 引 言VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語言,是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)
          • 關(guān)鍵字: VHDL  CPLD/FPGA  電路設(shè)計(jì)  優(yōu)化  

          FPGA與CPLD的辨別和分類

          • FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是:將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD,如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)
          • 關(guān)鍵字: FPGA  CPLD  辨識(shí)  

          基于嵌入式系統(tǒng)中DRAM控制器的CPLD解決方案

          • 80C186XL16位嵌入式微處理器是Intel公司在嵌入式微處理器市場的上導(dǎo)產(chǎn)品之一,已廣泛應(yīng)用于電腦終端、程控交換和工控等領(lǐng)域。在該嵌入式微處理器片內(nèi),集成有DRAM RCU單元,即DRAM刷新控制單元。RCU單元可以自動(dòng)產(chǎn)生
          • 關(guān)鍵字: 嵌入式系統(tǒng)  DRAM控制器  CPLD  

          拆解安捷倫電源/測量單元(SMU)

          • Dave Jones在5年時(shí)間里,上傳了超過600個(gè)電子類的視頻。在每周二,Jones會(huì)拆解一個(gè)不錯(cuò)的設(shè)備(當(dāng)然,有時(shí)候沒有那么好),Jones并不是簡單地把盒子破壞、打開,他會(huì)用他豐富的電子設(shè)計(jì)知識(shí)來說明這個(gè)設(shè)備是怎么設(shè)計(jì)
          • 關(guān)鍵字: 拆解    FPGA    CPLD    Xilinx    安捷倫  

          基于CPLD器件在時(shí)間統(tǒng)一系統(tǒng)中的應(yīng)用

          • 引言隨著電子技術(shù)的發(fā)展,對(duì)遙測信號(hào)的幀結(jié)構(gòu)的可編程度、集成度的要求越來越高,用于時(shí)間統(tǒng)一系統(tǒng)的B碼源的設(shè)計(jì)也趨于高度集成化。為了適應(yīng)現(xiàn)代靶場試驗(yàn)任務(wù)的要求,我們采用Altera的CPLD器件,將用于產(chǎn)生B碼的各種
          • 關(guān)鍵字: CPLD  時(shí)間統(tǒng)一系統(tǒng)  IRIG-B碼  

          DSP與CPLD的輸電線路局部氣象監(jiān)測裝置設(shè)計(jì)

          • 1 概 述輸電線路的狀態(tài)直接決定著整個(gè)電網(wǎng)的安全穩(wěn)定運(yùn)行,輸電線路微氣象參數(shù)的實(shí)時(shí)監(jiān)測能夠?yàn)殡娋W(wǎng)正常調(diào)度、以及自然災(zāi)害預(yù)測和控制提供必要的現(xiàn)場信息。輸電線路是電力系統(tǒng)的關(guān)鍵元件之一。為了安全、穩(wěn)定地運(yùn)行,
          • 關(guān)鍵字: DSP  CPLD  輸電線路  氣象監(jiān)測  

          基于CPLD的CCD信號(hào)發(fā)生器的研究

          • 1、引言CCD (Charge Coupled Devices)電荷藕合器件是20世紀(jì)70年代初發(fā)展起來的新型半導(dǎo)體器件。目前CCD作為光電傳感器由于其具有體積小、重量輕、功耗小、工作電壓低和抗燒毀 等優(yōu)點(diǎn)以及在分辨率、動(dòng)態(tài)范圍、靈敏度
          • 關(guān)鍵字: CPLD  CCD  信號(hào)發(fā)生器  

          基于脈沖信號(hào)源的CPLD方法實(shí)現(xiàn)

          • 單片機(jī)產(chǎn)生的脈沖信號(hào)源由于是靠軟件實(shí)現(xiàn)的,所以輸出頻率及步進(jìn)受單片機(jī)時(shí)鐘頻率、指令數(shù)和指令執(zhí)行周期的限制。文中介紹了一種以CPLD為核心的脈沖信號(hào)源,脈沖信號(hào)源的參數(shù)(頻率、占空比)由工控機(jī)通過I/O板卡設(shè)置,
          • 關(guān)鍵字: 脈沖信號(hào)源  CPLD  單片機(jī)  

          CPLD電梯運(yùn)行控制器VHDL

          • 西安航空職業(yè)技術(shù)學(xué)院 李軍法1 引言隨著社會(huì)的發(fā)展。使用電梯越來越普遍,已從原來只在商業(yè)大廈、賓館過渡到在辦公室、居民樓等多種建筑中,并且對(duì)電梯功能的要求也不斷提高,其相應(yīng)控制方式也在不斷發(fā)生變化。電梯的
          • 關(guān)鍵字: CPLD  電梯  運(yùn)行控制器  VHDL  

          CPLD DDS正交信號(hào)源濾波器

          • 桂林電子科技大學(xué) 韓劍 李德明 馮雪1 引言由于傳統(tǒng)的多波形函數(shù)信號(hào)發(fā)生器需采用大量分離元件才能實(shí)現(xiàn),且設(shè)計(jì)復(fù)雜,這里提出一種基于CPLD的多波形函數(shù)信號(hào)發(fā)生器。它采用CPLD作為函數(shù)信號(hào)發(fā)生器的處理器,以單片機(jī)和
          • 關(guān)鍵字: CPLD  DDS  單片機(jī)  

          FPGA與CPLD的概念及其區(qū)別

          • 一、FPGA與CPLD的基本概念1.CPLDCPLD主要是由可編程邏輯宏單元(LMC,Logic Macro Cell)圍繞中心的可編程互連矩陣單元組成,其中LMC邏輯結(jié)構(gòu)較復(fù)雜,并具有復(fù)雜的I/O單元互連結(jié)構(gòu),可由用戶根據(jù)需要生成特定的電路結(jié)
          • 關(guān)鍵字: FPGA    CPLD  

          CPLD 實(shí)現(xiàn)DDS 信號(hào)源的設(shè)計(jì)

          • 中文摘要:利用CPLD 在高速數(shù)據(jù)處理方面的特點(diǎn)設(shè)計(jì)出以VHDL 硬件描述語言為設(shè)計(jì)輸入, 以AL TERA 公司的 EPM 7256 芯片為設(shè)計(jì)載體, 基于DDS 技術(shù)的任意波形信號(hào)發(fā)生器。該信號(hào)發(fā)生器能同時(shí)輸出兩路信號(hào), 輸出信號(hào)的頻
          • 關(guān)鍵字: CPLD  DDS 信號(hào)源  設(shè)計(jì)  
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          cpld-pci接口介紹

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