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圖像自適應(yīng)分段線性拉伸算法的FPGA設(shè)計(jì)

為改善紅外圖像的視覺效果和后續(xù)處理質(zhì)量，需要對(duì)圖像進(jìn)行增強(qiáng)處理。在此介紹并實(shí)現(xiàn)了一種空間域圖像增強(qiáng)算法，自適應(yīng)分段線性拉伸算法。首先簡要分析算法原理，對(duì)該算法基于Xilinx公司XC4VLXl5系列FPGA的實(shí)現(xiàn)方法進(jìn)行了研究，以兼顧系統(tǒng)實(shí)時(shí)性和集成度為目的，提出灰度直方圖統(tǒng)計(jì)和拉伸運(yùn)算等關(guān)鍵模塊的解決方案。通過試驗(yàn)結(jié)果分析，對(duì)壓縮因子的選取提出建議。該設(shè)計(jì)的輸出延遲僅為62.-5ns，且具有實(shí)現(xiàn)簡單、集成度高、功耗低等優(yōu)點(diǎn)，適合在精確制導(dǎo)武器和導(dǎo)航系統(tǒng)中應(yīng)用。
關(guān)鍵字： FPGA 圖像自適應(yīng) 分段線性算法

提出了一種基于高頻幀攝像頭的高頻幀實(shí)時(shí)圖像壓縮技術(shù)，以此技術(shù)為基礎(chǔ)，使用TMS320CDM642和EP2C35 FPGA相結(jié)合，設(shè)計(jì)了一種高頻幀實(shí)時(shí)圖像處理器硬件系統(tǒng)。該系統(tǒng)采用2片SRAM乒乓結(jié)構(gòu)，以及基于TI公司DSP/BIOS和支持XDAIS的JPEG2000壓縮算法，實(shí)現(xiàn)了100幀/s的壓縮速度，系統(tǒng)同時(shí)解決了圖像壓縮中容量和速度的問題，實(shí)驗(yàn)了采集和壓縮過程的同步進(jìn)行，大大提高了圖像壓縮速度。
關(guān)鍵字： FPGA DSP 實(shí)時(shí)圖像壓縮系統(tǒng)

0引言快速傅里葉變換(FFT)在雷達(dá)、通信和電子對(duì)抗等領(lǐng)域有廣泛應(yīng)用。近年來現(xiàn)場可編程門陣列(FPG...
關(guān)鍵字： FPGA FFT 移位寄存器

在數(shù)字電路設(shè)計(jì)中，當(dāng)需要將一輸入的窄脈沖信號(hào)展寬成具有一定寬度和精度的寬脈沖信號(hào)時(shí)，往往很快就想到利...
關(guān)鍵字： FPGA CPLD 寬脈沖信號(hào) ISP

采用串行技術(shù)進(jìn)行高端系統(tǒng)設(shè)計(jì)已占很大比例。在《EETimes》雜志最近開展的一次問卷調(diào)查中，有92%的受訪者...
關(guān)鍵字： FPGA Virtex-5LXT 嵌入式串行背板接口

0引言傳統(tǒng)的定時(shí)器硬件連接比較復(fù)雜，可靠性差，而且計(jì)時(shí)時(shí)間短，難以滿足需要。本設(shè)計(jì)采用可編程芯片...
關(guān)鍵字： FPGA VHDL 定時(shí)器 EP1C6Q240C8

1引言當(dāng)前在EDA領(lǐng)域，只要具備臺(tái)式或筆記本電腦并裝有工具軟件，就可以方便地對(duì)可編程ASIC（CPLD/FPGA）...
關(guān)鍵字： FPGA ASIC 嵌入式 EDA ISP

超長指令字VLIW(VeryLongInstructionWord)微處理器架構(gòu)采用了先進(jìn)的清晰并行指令設(shè)計(jì)[1]。VLIW微處...
關(guān)鍵字： FPGA VLIW 微處理器

介紹了一種基于FPGA和DSP的多功能高速數(shù)據(jù)采集處理系統(tǒng)的設(shè)計(jì)，該系統(tǒng)的數(shù)據(jù)采集速度最高可達(dá)到105 Msps ,運(yùn)算能力強(qiáng)，通過更改軟件可適用于大部分的高速數(shù)據(jù)處理場合，具有較強(qiáng)的通用性。
關(guān)鍵字：數(shù)據(jù)采集 FPGA DSP 201007

設(shè)計(jì)實(shí)現(xiàn)了基于FPGA的256點(diǎn)定點(diǎn)FFT處理器。處理器以基-2算法為基礎(chǔ)，通過采用高效的兩路輸入移位寄存器流水線結(jié)構(gòu)，有效提高了碟形運(yùn)算單元的運(yùn)算效率，減少了寄存器資源的使用，提高了最大工作頻率，增大了數(shù)據(jù)吞吐量，并且使得處理器具有良好的可擴(kuò)展性。詳細(xì)描述了具體設(shè)計(jì)的算法結(jié)構(gòu)和各個(gè)模塊的實(shí)現(xiàn)。設(shè)計(jì)采用Verilog HDL作為硬件描述語言，采用QuartusⅡ設(shè)計(jì)仿真工具進(jìn)行設(shè)計(jì)、綜合和仿真，仿真結(jié)果表明，處理器工作頻率為72 MHz，是一種高效的FFT處理器IP核。
關(guān)鍵字： FPGA FFT 移位寄存器流水線結(jié)構(gòu)

從增量型光電編碼器的構(gòu)造特點(diǎn)出發(fā)，分析其輸出信號(hào)中引起抖動(dòng)誤碼脈沖的原因。根據(jù)編碼器兩相輸出信號(hào)(A相、B相)不能同時(shí)跳變的特點(diǎn)，設(shè)計(jì)了一種高精度抗抖動(dòng)二倍頻電路，能有效濾除信號(hào)的干擾脈沖。
關(guān)鍵字： FPGA 增量光電編碼器抖動(dòng)

利用飛速發(fā)展的FPGA技術(shù)，在圖像采集前端實(shí)現(xiàn)Bayer插值變換。比較了常用的3種插值方法，選用計(jì)算復(fù)雜度較高但圖像質(zhì)量最佳的Optimal Recovery方法。采用Lattice的FPGA芯片LFECP2-M50，實(shí)現(xiàn)1 208×1 024圖像，12 f／s，實(shí)時(shí)Bayer轉(zhuǎn)換。給出了實(shí)時(shí)采集圖像結(jié)果，顯示了插值變換前的原始圖像，計(jì)算了變換后圖像的峰值信噪比PSNR。
關(guān)鍵字： Bayer FPGA 彩色圖像變換

在此基于Altera公司的現(xiàn)場可編程門陣列(FPGA)芯片EP2C8F256C6,采用最小均方算法設(shè)計(jì)了自適應(yīng)譜線增強(qiáng)(ALE)處理系統(tǒng)。以FPGA為處理核心,實(shí)現(xiàn)數(shù)據(jù)采樣控制、數(shù)據(jù)延時(shí)控制、LMS核心算法和輸出存儲(chǔ)控制等。充分利用FPGA高速的數(shù)據(jù)處理能力和豐富的片內(nèi)乘法器,設(shè)計(jì)了LMS算法的流水線結(jié)構(gòu),保證整個(gè)系統(tǒng)具有高的數(shù)據(jù)吞吐能力和處理速度。并且通過編寫相應(yīng)的VHDL程序在QuartusⅡ軟件上進(jìn)行仿真,仿真結(jié)果表明該設(shè)計(jì)可以快速、準(zhǔn)確地實(shí)現(xiàn)自適應(yīng)譜線增強(qiáng)。
關(guān)鍵字： FPGA 譜線系統(tǒng)設(shè)計(jì)